[发明专利]用于顺序写入的非易失性存储器设备

说明书

技术领域

本发明涉及一种可以防止由小尺寸的存取造成的速度下降的非易失性存储器设备、非易失性存储器控制设备、及非易失性存储器控制方法。

背景技术

近来，NAND闪存已被广泛用作非易失性存储器。在使用NAND闪存的存储设备中，电子数据的写入速度根据写入大小改变。称为垃圾收集的处理对变化有很大的影响(参阅专利文献1和2)。由于与用于对NAND闪存执行写入操作的主机设备的存取(access，访问)独立地执行该操作，因此该操作与存取速度的瞬时和快速降低相关联。因此，有必要降低垃圾收集的频率以保持性能。

在一般的闪存设备中，将写入闪存中的数据分为两类，即，以块为单位和以页为单位，并进行管理。在块单位管理中执行其中闪存的块大小的整数倍(下文称为块单位)被假设为一个单位的管理，并且在页单位管理中执行其中相同闪存的页大小的整数倍(下文称为页单位)被假设为一个单位的管理。块包括多个页。因此，通常为(块单位>页单位)。

垃圾收集是一种操作，其中收集由页单位(page unit，页单元)管理的区域并被升格为通过块单位进行的管理。因此，当执行写入使得从最初就执行由块单位进行的管理时，可以防止垃圾收集的发生。这可以通过利用块单位的整数倍执行写入来实现。因此，在必须执行高速写入的情况下，通常使用以块单位的整数倍执行存取的方法。

引用列表

专利文献

专利文献1：JP 2007-193883A

专利文献2：JP 2007-58840A

发明内容

本发明要解决的问题

然而，近年来根据闪存混合(Flash Bender)的趋势，块大小和块中的页的数量趋于逐年增加。因此，可以预测主机设备的缓冲器大小(依次存取的最大存取大小)在不久的将来低于块单位(block unit，块单元)的大小。现有设备的缓冲器大小几乎不改变，并且新设备的缓冲器大小增加相应地引起成本增加。因此，需要一种技术来抑制由小尺寸写入造成的速度降低。

该问题并不特定于NAND闪存并且对其中存在主机设备的缓冲器大小低于非易失性存储器设备的管理单位的可能性的所有非易失性存储器来说是共同的。

因此，本发明的目的是提供一种其中能够防止由小尺寸存取引起垃圾收集并由此引起速度降低的非易失性存储器设备、非易失性存储器控制设备、及非易失性存储器控制方法。

问题的解决方案

为了解决上述问题，本发明内容是一种包括非易失性存储器单元、控制单元和接口的非易失性存储器设备。控制单元接收写入请求，当接收数据的写入大小小于擦除的管理单位时判定数据是否是顺序管理的写入的对象，当数据是顺序管理的写入的对象时执行顺序写入小于擦除的管理单位的接收数据的第一写入处理，并且当数据不是顺序管理的写入的对象时执行依据写入的管理单位写入小于擦除的管理单位的接收数据的第二写入处理。

本发明是一种非易失性存储器控制设备和控制方法，其接收写入请求，当接收数据的写入大小小于擦除的管理单位时判定数据是否是顺序管理的写入的对象，当数据是顺序管理的写入对象时执行顺序写入小于擦除的管理单位的接收数据的第一写入处理，并且当数据不是顺序管理的写入对象时执行依据写入的管理单位写入小于擦除的管理单位的接收数据的第二写入处理。

本发明是一种非易失性存储器控制设备和控制方法，其中定义主机侧的命令，其指示利用顺序管理将小于擦除的管理单位的数据写入非易失性存储器设备的特定区域。数据的大小小于擦除的管理单位。

本发明的效果

本发明可以减小垃圾收集的频率并防止速度降低，因为在特定区域中顺序写入要被判定为顺序写入对象的小于擦除的管理单位的数据。

附图说明

图1是本发明可以适用的示例性闪速存储器设备的框图。

图2是用于描述闪速存储器的存储区域的示意图。

图3是用于描述并行闪速存储器的存储区域(P块单位)的示意图。

图4是用于描述并行闪速存储器的存储区域(P页单位)的示意图。

图5是用于描述闪速存储器的物理地址空间的示意图。

图6是用于描述逻辑地址空间的示意图。

图7是用于描述执行了P块单位管理的数据的数据结构的示意图。

图8是用于描述执行了顺序管理的数据的数据结构的示意图。

图9是用于描述执行了P页单位管理的数据的数据结构的示意图。

图10是用于描述P块单位保持管理数据的数据结构的示意图。