[发明专利]PCI高速地址解码的方法

说明书

技术领域

本发明涉及数据通信领域，并且更特别地涉及一种利用目标函数数据查找表的快速PCIe多功能设备地址解码的装置和方法。

背景技术

外围部件互联高速(PCIe)是被设计用于旧的PCI、PCI-X和AGP总线标准的计算机扩展卡标准。PCIe标准的当前版本支持硬件I/O虚拟化。PCIe基于点对点拓扑，其中分离的串行链路将每个设备连接到根联合体(root complex)(主机)。PCIe总线链路支持在任何两个端点(endpoint)之间的全双工通信，而对跨多个端点的并发访问没有限制。PCIe通信被封装在分组中，其中对数据和状态消息流量分组化和解分组化的工作由PCIe端口的事务层处理。

发明内容

因此，根据本发明提供了一种PCI高速(PCIe)地址解码的方法，该方法包括：在PCIe主机中提供查找表，查找表操作用于执行从地址范围向目标函数的映射；以及利用查找表，向PCIe端点发送地址和建议的目标函数；在PCIe端点利用建议的目标函数对接收的地址解码；以及核实建议的目标函数信息。

还根据本发明提供了一种用于在PCI高速(PCIe)主机中使用的PCIe地址解码的方法，该方法包括：接收PCIe请求，每个PCIe请求具有地址；根据每个所述地址确定目标设备函数；以及向被发布给PCIe端点的请求指派目标函数。

还根据本发明提供了一种用于在PCI高速(PCIe)主机中使用的PCIe地址解码的方法，该方法包括：在PCIe总线初始化阶段期间扫描PCIe设备和函数；向函数指派地址范围；以及构建向目标函数映射地址范围的查找表。

还根据本发明提供了一种用于在PCI高速(PCIe)主机中使用的PCIe地址解码的方法，该方法包括：接收来自PCIe主机的读取/写入请求分组；确定请求分组是否包括建议的目标函数数据；以及如果是的话，验证在所述分组中接收的所述目标函数数据。

附图说明

在此仅通过示例的方式参考附图描述本发明，在附图中：

图1是图示了示例PCIe网络的框图，该PCIe网络并入了本发明的PCIe快速地址解码机制；

图2是图示了用于PCIe端点中的地址解码的第一示例并行方式的示图；

图3是图示了用于PCIe端点中的地址解码的第一示例依序方式的示图；

图4是图示了用于PCIe端点中的地址解码的第三示例并行解码数据方式的示图；

图5是图示了本发明的PCIe快速地址解码方法的流程图。

具体实施方式

对PCI高速(PCIe)标准的当前增强(比如交替请求者ID解译(ARI)和单根I/O虚拟化(SR-IOV))在单个PCIe上引入了提高了水平的多功能应用集成。此类应用利用在被实施于设备上的各种函数之间共享的到主机的共同PCIe连接。在图1中示出了图示了示例PCIe网络的系统视图，该PCIe网络并入了本发明的PCIe快速地址解码机制。

被一般地识别为10的系统包括PCI主机12、PCIe交换机22和多个PCIe端点24。PCIe交换机22经由PCI链路20连接到PCIe主机和端点。PCIe主机12包括一个或者多个处理器核14和包括到函数映射表18的地址的PCIe根联合体16。PCIe端点24包括地址解码电路26、多个函数0、1、…N28和多个配置空间29。

每个函数28实施其自己的PCIe配置29，该PCIe配置29提供在函数的操作之上的标准控制手段。函数的配置空间逻辑的大部分致力于配置和控制向这一函数指派的地址区域。每个传入事务穿过地址解码逻辑以便确定目标设备。PCIe标准允许地址空间指派和编程中的重要灵活性，从而导致针对每个函数需要的复杂地址解码逻辑。

利用提高了水平的多功能应用集成，逻辑设计者在实施快速和高效的地址解码中面对挑战。一种方式是执行如在图2中所示的并行解码方式。被一般地引用为30的该并行方案包括多个配置空间F0、F1、…、Fn34、BAR解码器32和RX地址信息38。RX地址被同时向所有BAR解码器应用以生成解码的函数/BAR36。

利用并行解码方式，PCI端点设备针对每个函数实施专用的解码逻辑(BAR解码器)。在单个步骤中为所有函数并行执行地址解码。这种方式要求使用许多解码逻辑实例，从而导致具有潜在的控制信号路由问题的非常大的解码逻辑尺寸。