[实用新型]一种基于FPGA的多路信号同步采样控制电路

权利要求书

1.一种基于FPGA的多路信号同步采样控制电路，至少包括多路信号采样接口电路(1)、晶振电路(2)、FPGA芯片(3)和微处理(4)，其特征在于：所述FPGA芯片(3)至少包括多路信号采样并行处理模块(31)、同步锁存模块(32)、输出控制模块(33)、地址译码模块(34)和同步锁存信号产生模块(35)。 

2.根据权利要求1所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述多路信号采样并行处理模块(31)的输入端与多路信号采样接口电路(1)的输出端相连；所述多路信号采样并行处理模块(31)的输出端与同步锁存模块(32)的输入端相连；所述同步锁存模块(32)的输出端与输出控制模块(33)的输入端相连；所述多路信号采样并行处理模块(31)输出的数据d₁，d₂，…，d_n输入到同步锁存模块(32)；所述同步锁存模块(32)输出的数据sd₁，sd₂，…，sd_n输入到输出控制模块(33)。 

3.根据权利要求1所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述FPGA芯片(3)的地址译码模块(34)的输出端分别与输出控制模块(33)的输入端和同步锁存信号产生模块(35)的输入端相连；所述地址译码模块(34)输出的译码信号a₁，a₂，…，a_n输入到输出控制模块(33)，所述地址译码模块(34)输出的控制信号CTL和同步信号SYN2输入到同步锁存信号产生模块(35)。 

4.根据权利要求1所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述微处理(4)通过数据总线和读控制信号与FPGA芯片(3)的输出控制模块(33)相连；所述微处理(4)通过地址总线与FPGA芯片(3)的地址译码模块(34)相连；所述微处理(4)通过数据总线、读控制信号、写控制信号、同步信号SYN3和输出保持信号HOLD与FPGA芯片(3)的同步锁存信号产生模块(35)相连。 

5.根据权利要求1所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述晶振电路(2)输出的时钟信号clock分别输入到FPGA芯片(3)的多路信号采样并行处理模块(31)、同步锁存模块(32)和同步锁存信号产生模块(35)。 

6.根据权利要求1或2所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述同步锁存信号产生模块(35)输出的同步锁存信号SYNL输入到同步锁存模块(32)；所述同步锁存信号SYNL控制同步锁存模块(32)将多路信号采样并行处理模块(31)输出的数据d₁，d₂，…，d_n同步锁存为同步锁存模块(32)输出的数据sd₁，sd₂，…，sd_n。 

7.根据权利要求1所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述同步锁存信号产生模块(35)至少包括与非门、与门、或门、控制寄存器、分频器、逻辑处理单元、同步器和延时器；所述与非门的一个输入端与微处理(4)输出的读控制信号相连，所述与非门的另一个输入端与微处理(4)输出的写控制信号相连；所述与门的一个输入端和与非门的输出端相连，所述与门的另一个输入端与地址译码模块(34)输出的控制信号CTL相连；所述控制寄存器的输入端EN和与门的输出端相连；所述控制寄存器的输入端D与微处理(4)输出的数据总线相连；所述分频器的输入端D与控制寄存器的输出端Q相连；所述逻辑处理单元的输入端D与地址译码模块(34)输出的同步信号SYN2相连；所述同步 器的输入端D与微处理(4)输出的同步信号SYN3相连；所述或门的输入端分别与分频器输出的同步信号SYN1、逻辑处理单元的输出端和同步器的输出端相连；所述延时器的输入端D和或门的输出端相连；所述晶振电路(2)输出的时钟信号clock分别与控制器的输入端Clk、分频器的输入端Clk、逻辑处理单元的输入端Clk、同步器的输入端Clk和延时器的输入端Clk相连；所述或门输出端输出的信号为所述同步锁存信号SYNL；所述延时器输出端输出的信号为所述输出保持信号HOLD。 

8.根据权利要求1所述的一种基于FPGA的多路信号同步采样控制电路，其特征在于：所述同步锁存模块(32)包括两个锁存器或两个以上锁存器；所述锁存器的个数与多路信号采样并行处理模块(31)输出的数据路数相等；每个锁存器的输入端Clk与晶振电路(2)输出的时钟信号clock相连；每个锁存器的锁存控制端Clk-EN与同步锁存信号产生模块(35)输出的同步锁存信号SYNL相连；每个锁存器的输入端D与多路信号采样并行处理模块(31)输出的数据相连，每个锁存器的输出端Q输出的数据与输出控制模块(33)的输入端相连。