[实用新型]一种全数字逐次逼近寄存器式快速锁定延时锁定环

说明书

技术领域

本实用新型涉及集成电路设计领域，具体地，涉及一种数字集成电路时钟同步模块。

背景技术

人类对低功耗、高性能电子产品的需求推动了半导体工艺水平的不断前进，使得集成电路的设计技术不断改进。设计中开始广泛使用硅知识产权（Intellectual Property，IP）核等可复用模块，并将综合技术和IP核相结合，尽可能地缩短系统芯片（System on Chip，SoC）的设计周期。同时，SoC芯片也向着多核多时钟域的方向发展，芯片内部时钟架构的复杂度日益提升。如今主流处理器内核，片内时钟频率已达到GHz，而同时又存在多个不同的时钟域，时钟域之间的关系日趋复杂。因此，如何在有限的设计周期内快速实现SoC内部高频率时钟信号的精确分布已经成为当今集成电路发展的瓶颈之一。

由于高性能SoC芯片对时钟网络质量的要求，后端时钟树综合技术发展出了多种时钟树结构，如网格时钟树结构(mash tree)、鱼骨时钟树结构(H-tree)以及各种技术相结合的本地-全局多级时钟树结构。采用这些时钟网路分布技术进行时钟树综合，虽然能够生成具有较小时钟偏差以及较强抗干扰能力的时钟网络，然而这类技术往往包含过多冗余设计，实现过程中，需要占用极多的布线资源，不仅会为布局布线留下拥塞的隐患，同时时钟树上产生的巨大功耗也让设计者难以接受。此外其物理实现的过程相对复杂，在SoC设计周期日益缩短的今天，往往没有太多时间留给后端工程师完成这种复杂的时钟网络。

因此，采用平衡树时钟网络与时钟延迟锁定电路相结合的本地-全局时钟网络层次化区域分布时钟树综合策略广泛地应用于SoC芯片中。

对于延时锁定电路的研究，基本上按照电路的结构与延时补偿原理的不同，沿着开环延时锁定电路和闭环延时锁定电路两个方向展开，对于该电路的设计水平，美国和韩国处于领先地位。延时锁定环(Delay Locked Loop,DLL)和同步镜像延时锁定电路(Synchronous Mirror Delay Circuit,SMDC)就是这两种锁定电路的典型代表，两者针对不同的应用有着各自的特点。

传统全数字逐次逼近寄存器（Successive Approximation Register，SAR）式延时锁定环，存在锁定时间过长、谐波锁定和死锁的问题，极大地限制了它在实际系统中的应用。

发明内容

本实用新型的目的在于，针对传统全数字逐次逼近寄存器式延时锁定环锁定存在的上述问题，对其电路结构和工作过程进行了深入地分析和研究，设计一种全数字逐次逼近寄存器式快速锁定延时锁定环，通过采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐次逼近寄存器算法将搜索循环次数降低50%，大幅度提高锁定速度，彻底避免了谐波锁定和死锁现象的发生。

为实现上述目的，本实用新型的技术方案如下：

本实用新型全数字逐次逼近寄存器式快速锁定延时锁定环的模块包括：1）前置电路(Prepositive Delay Cell,PDC)PC0，PC1，PC2，PC3；2）4组数控延时链HCDL，RCDL_org,RCDL_ad1,RCDL_ad2；3）相位合成电路；4）2-b逐次逼近寄存器控制器；5）相位判断电路；6）复位脉冲产生电路(Reset Generator,RG)。六个模块构成整体延时锁定环架构。

所述模块1）中，前置电路，采用时钟树结构，用于保证初始时钟信号同时进入延时链的每个延时单元。所述模块2）中，包含一组普通数控延时链和3组可复位的数控延时链。可复位的数控延时链（Resettable Digital-Controlled Delay Line，RCDL），是一种基于高扇出结构的延时链。所述模块3）中，相位合成电路，采用了半延时方式的50%相位产生器实现相位合成功能。所述模块4）中，2-b逐次逼近寄存器控制器，是采用了2bit快速逐次逼近算法的快速二元搜索(Improved Fast SAR,IFSAR)控制器。所述模块5）中，相位判断电路，包含了相位判断和相位失锁重启电路。相位判断电路用于判断初始时钟与反馈时钟之间的相位关系。当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号。所述模块6）中，复位脉冲产生电路，一方面，能够每周期完成对延时链进行清零，同时保证在某延时单元选通期间，它的上一级延时单元输出时钟为0。另一方面，能够保证复位信号同时进入延时链的每个延时单元。