[实用新型]一种多路伪随机序列产生芯片

说明书

技术领域：

本发明属于芯片设计技术，具体涉及一种多路伪随机序列产生芯片。

背景技术：

随机序列具有广阔的应用。例如，电子通信中采用随机码进行信号安全处理，电子测试仪器中使用随机码序列进行仪器性能测试，计算机安全中采用随机码序列进行信息安全处理，经济分析中采用随机序列进行系统模拟。真正的随机序列难以控制和重复利用，因而实际应用中采用的是与随机序列特性类似的伪随机序列。常用的伪随机序列有m序列和同余随机序列。

m序列是采用反馈移位寄存器的移位来产生二进制随机序列。其序列的最长周期与采用的反馈移位寄存器个数有关。

同余随机序列有乘同余和线性同余(混合同余)两种。所谓线性同余法(又叫混合同余法)，就是产生序列按照这样的迭代公式：X[i+1]=(A×X[i]+C)mod M，其中mod表示对M求模运算；其中A、C和M为常数，且M为大于零的模数，A为乘数且0≤A<M，C为增量且0≤C<M，X[0]为初始值。序列为X是由X[0]开始由该公式进行递推产生。经前人研究表明，在M=2^q的条件下，参数A、C、X[0]按如下选取，周期较大，概率统计特性好：

(1)A=2^b+1=2^(1og2(M)／2)+1=2^1og2(sqrt(M))+1=sqrt(M)+1；b取q／2附近拘数；

(2)C=(1／2+sqrt(3))*M；

(3)X[0]为小于M的任意非负数。

当C=0时被称为乘同余法。由M，A，C和X0所定义的线性同余序列得到最大的周期长度M的条件如下：当且仅当(1)C与M互素；(2)对于整除M的每个素数p，2^b=A-1是p的倍数；(3)如果M是4的倍数，则b也是4的倍数。

过去采用x[i+1]=(A×X[i])mod M实现线性同余随机序列是采用软件实现，软件实现速度慢，不利于信息安全，且不便于利用硬件芯片快速实现，更无法与其它数字系统形成多功能集成电路芯片。本发明提出的一种多路伪随机序列产生芯片，该芯片可以方便地与其他数字系统集成在一起，形成多功能集成数字芯片，且可以同时产生31路二进制伪随机序列。

发明内容：

本发明涉及的一种多路伪随机序列产生芯片，采用乘同余法产生随机序列，实现伪随机序列的硬件实现和控制，形成硬件芯片核，从而便于采用复杂可编程器件(CPLD)、现场可编程器件(FPGA)或专用集成电路(ASIC)来实现芯片，也可以方便地与大规模数字系统集成形成多功能数字芯片。

为了实现上述发明目的，本发明所采用的技术方案：

芯片包含：一个输入时钟信号(1)、一个输入选择信号(2)、一个31位输入引脚(3)、一个31位数据选择器(4)、一个31位伪随机序列发生器(5)、一个31位片选输出器(6)、一个片选引脚(7)、一个31位的输出引脚(8)；其中31位数据选择器(4)的输出(9)作为伪随机序列发生器(5)的输入，伪随机序列发生器(5)的输出(10)作为片选输出器(6)的输入，片选输出器(6)的输出引脚为31位的输出引脚(8)，片选引脚(7)为控制片选输出器(6)输出值的输入引脚。其中的31位数据选择器(4)在当输入选择信号(2)为高电平时将外部31位输入引脚(3)上的数值选择输出到31位数据选择器(4)的输出(9)，在当输入选择信号(2)为低电平时将内部31位伪随机序列发生器(5)的输出值(10)选择输出到31位数据选择器(4)的输出(9)。其中的31位伪随机序列发生器(5)包含一个31位乘法器(11)、前级31位加法器(14)、后级31位加法器(17)、一个31位输出寄存器(19)。其中31位乘法器(11)是将输入31位伪随机序列发生器(5)的数(9)与常数16807相乘，得到低31位(12)和高31位(13)。其中的前级31位加法器(14)是将31位乘法器(11)的积的低31位(12)与乘积的高31位(13)通过前级31位加法器(14)进行31位的相加，得到31位的和(15)及其进位(16)。其中的后级31位加法器(17)是将前级31位加法器(14)输出的和(15)与进位(16)进行31位的相加运算，得到和(18)。其中的31位输出寄存器(19)是在输入时钟信号(1)的边沿触发下将后级31位加法器(17)的输出和(18)寄存输出(10)。其中的片选引脚(7)输入为低电平时，片选输出器(6)将31位输出寄存器(19)的输出(10)传输并输出(8)，而当片选引脚(7)输入为高电平时，片选输出器(6)将输出高阻。该芯片可以方便地与其他数字系统集成形成多功能芯片。