[实用新型]寻址与存储单元一体化双端口存储控制器

说明书

技术领域

本实用新型涉及一种寻址与存储单元一体化双端口存储控制器，尤其涉及一种基于FPGA并行操作电路硬连接的寻址与存储单元一体化双端口存储控制器的操作控制电路及其时序控制。

背景技术

现有的双端口存储器（RAM）是在一个存储器上具有两套完全独立的数据线、地址线和读写控制线，每一套数据线、地址线和读写控制线组成独立的读写端口，双端口RAM最大的特点是存储的数据共享，允许两个独立的微处理器系统同时异步地访问存储单元，两个读写端口在没有对同一地址存储单元进行访问的情况下，每个独立的读写端口都具有普通存储器的读、写操作功能，即按照微处理器内部或外部的地址总线的地址值，直接对该地址的寄存器或存储单元进行读写操作，其功能较单一；对于间接寻址、基址加变址寻址等其它较为复杂的寻址方式，还涉及到地址的计算、地址数据的传输等过程，都是由微处理器完成；双端口存储器中的存储单元相互之间的数据传输，需要通过微处理器内部的某一个寄存器中转来实现存储单元相互之间的数据传输，即需要两条传输指令才能够完成存储器中的某一个存储单元的数据传输到另一个存储单元；存储器和寄存器的寻址过程，存储器中的存储单元相互之间的数据传输的过程将占用微处理器的指令执行时间，增加了微处理器执行程序指令流的负担，不利于提高执行指令序列的速度。

发明内容

本实用新型的目的在于提供一种基于FPGA并行处理的特点，应用FPGA设计硬连接控制电路，及其时序控制电路组成的寻址与存储单元一体化双端口存储控制器，这种寻址与存储单元一体化双端口存储控制器的一个读写端口的控制器被系统选中，从系统总线读入命令、地址或需要写入的立即数，在内部脉冲分配器的时序脉冲的控制下，自主完成命令所规定的寻址、地址计算和读写的操作功能，能够实现存储单元相互之间的数据传输，在执行存储器的写操作命令的过程中，不需要微处理器对寻址过程和写入操作再进行任何处理；在执行读操作命令的过程中，在内部时序脉冲作用下自主完成存储单元的寻址，系统按照时序要求对寻址与存储单元一体化双端口存储控制器发出读（RD）信号，将该存储单元的数据发送到系统的数据总线，充分应用了FPGA的并行处理功能，实现读写命令操作与系统程序执行过程的并行处理，以解决上述已有技术存在的上述技术问题。

解决上述技术问题的技术方案是：一种寻址与存储单元一体化双端口存储控制器，包括双端口RAM存储单元以及两个完全独立的读写端口A和读写端口B，所述双端口RAM存储单元的基本结构与普通双端口RAM存储器相同；其特征在于：所述双端口RAM存储单元中设置有作为间接寻址和基址加变址寻址用的存储单元R₀—R₃₁；所述读写端口A和读写端口B的寻址与存储单元一体化的时序控制方法和电路结构相同，只是主/从选择的控制逻辑相反，即当主/从选择线为“0”，读写端口A为主控端口，读写端口B为从控端口；当主/从选择线为“1”，则读写端口A为从控端口，读写端口B为主控端口； 

所述读写端口A的控制电路包括命令寄存及地址暂存控制模块a，组合逻辑电路模块a，脉冲分配器a，数据传输控制模块a，地址通道控制模块a和读写仲裁电路模块a，实现所述双端口RAM存储单元的读写端口A的控制功能；

所述读写端口B的控制电路包括命令寄存及地址暂存控制模块b，组合逻辑电路模块b，脉冲分配器b，数据传输控制模块b，地址通道控制模块b和读写仲裁电路模块b，实现所述双端口RAM存储单元的读写端口B的控制功能；

所述双端口RAM存储单元与命令寄存及地址暂存控制模块a，数据传输控制模块a，地址通道控制模块a，读写仲裁电路模块a，命令寄存及地址暂存控制模块b，数据传输控制模块b，地址通道控制模块b，读写仲裁电路模块b连接；

所述命令寄存及地址暂存控制模块a还与组合逻辑电路模块a，脉冲分配器a，数据传输控制模块a，地址通道控制模块a连接；

所述组合逻辑电路模块a还与脉冲分配器a，数据传输控制模块a，地址通道控制模块a连接；

所述脉冲分配器a还与数据传输控制模块a，地址通道控制模块a，读写仲裁电路模块a连接；

所述数据传输控制模块a还与地址通道控制模块a，读写仲裁电路模块a连接；

所述地址通道控制模块a还与读写仲裁电路模块b连接；

所述读写仲裁电路模块a还与读写仲裁电路模块b，地址通道控制模块b连接；