[实用新型]一种放大器输出限幅电路

权利要求书

1.一种放大器输出限幅电路，其特征在于：包括第一检测模块（101）、第二检测模块（102）和驱动模块（103）; 

所述第一检测模块（101）接收限幅电压信号（VLM）和由放大器反相输出端输出的反相输出信号（VN），所述反相输出信号（VN）的电平低于所述限幅电压信号（VLM）的电平时，所述第一检测模块（101）输出电流不为零的反相限幅信号（icn）； 

所述第二检测模块（102）接收限幅电压信号（VLM）和由所述放大器的同相输出端输出的同相输出信号（VP），所述同相输出信号（VP）的电平低于所述限幅电压信号（VLM）的电平时，所述第二检测模块（102）输出电流不为零的反相限幅信号（icn）； 

所述驱动模块（103）接收所述反相限幅信号（icn）或所述同相限幅信号（icp），向所述放大器的同相输入端和反相输入端对应输出同相反馈信号（VSUMP）和反相反馈信号（VSUMN），所述同相反馈信号（VSUMP）和所述反相反馈信号（VSUMN）为流动方向相反的电流。 

2.根据权利要求1所述的一种放大器输出限幅电路，其特征在于：所述第一检测模块（101）包含第一PMOS管（M1）、第二PMOS管（M2）、第三PMOS管（M3）、第四PMOS管（M4）、第五NMOS管（M5）、第六NMOS管（M6）、第七PMOS管（M7）和第八PMOS管（M8）； 

所述第七PMOS管（M7），漏极接接地端，栅极接收所述反相输出信号（VN）；所述第八PMOS管（M8）的漏极接接地端，栅极接收所述限幅电压信号（VLM）； 

所述第五NMOS管（M5）的源极连接所述第七PMOS管（M7）的源极；所述第六NMOS管（M6）的源极连接所述第八PMOS管（M8）的源极，所述第六NMOS管（M6）的漏极同时连接所述第五NMOS管（M5）的栅极和所述第六NMOS管（M6）的栅极； 

所述第四PMOS管（M4）的漏极连接所述第六NMOS管（M6）的漏极，所述第三PMOS管（M3）的漏极连接所述第五NMOS管（M5）的漏极，所述第三PMOS管（M3）的栅极与所述第四PMOS管（M4）的栅极相连，接 收第二偏置电压（VB2）； 

所述第一PMOS管（M1）的源极和所述第二PMOS管（M2）的源极分别接电源端，所述第一PMOS管（M1）的漏极和所述第二PMOS管（M2）的漏极对应连接所述第三PMOS管（M3）的源极与所述第四PMOS管（M4）的源极，所述第一PMOS管（M1）的栅极和所述第二PMOS管（M2）的栅极相连，接收第一偏置电压（VB1），所述第一PMOS管（M1）的漏极输出反相限幅信号（icn）。 

3.根据权利要求2所述的一种放大器输出限幅电路，其特征在于，所述第二检测模块（102）包含第九PMOS管（M9）、第十PMOS管（M10）、第十一PMOS管（M11）、第十二PMOS管（M12）、第十三NMOS管（M13）、第十四NMOS管（M14）、第十五PMOS管（M15）和第十六PMOS（M16）； 

所述第十六PMOS管（M16），漏极接接地端，栅极接收所述同相输出信号（VP）；所述第十五PMOS管（M15）的漏极接接地端，栅极接收所述接收限幅电压信号（VLM）； 

所述第十四NMOS管（M14）的源极连接所述第十六PMOS管（M16）的源极；所述第十三NMOS管（M13）的源极连接所述第十五PMOS管（M15）的源极，所述第十三NMOS管（M13）的漏极同时连接所述第十四NMOS管（M14）的栅极和所述第十三NMOS管（M13）的栅极； 

所述第十一PMOS管（M11）的漏极连接所述第十三NMOS管（M13）的漏极，所述第十二PMOS管（M12）的漏极连接所述第十四NMOS管（M14）的漏极，所述第十二PMOS管（M12）的栅极与所述第十一PMOS管（M11）的栅极相连，接收外部的所述第二偏置电压（VB2）； 

所述第十PMOS管（M10）的源极和九PMOS管（M9）的源极分别接电源端，所述第十PMOS管（M10）的漏极和所述第九PMOS管（M9）的漏极对应连接所述第十二PMOS管（M12）的源极与所述第十一PMOS管（M11）的源极，所述第十PMOS管（M10）的栅极和所述第九PMOS管（M9）的栅极相连，接收第一偏置电压（VB1），所述第十PMOS管（M10）的漏极输出同相限幅信号（icp）。 

4.根据权利要求3所述的一种放大器输出限幅电路，其特征在于，所述驱动模块（103）包括第十七PMOS管（M17）、第十八PMOS管（M18）、 第十九PMOS管（M19）、第二十PMOS管（M20）、第二十一PMOS管（M21）、第二十二PMOS管（M22）、第二十三NMOS管（M23）、第二十四NMOS管（M24）、第二十五NMOS管（M25）和第二十六NMOS管（M26）； 

所述第十七PMOS管（M17）的源极、所述第十八PMOS管（M18）的源极和所述第十九PMOS管（M19）的源极同时接电源端，所述第十七PMOS管（M17）的漏极同时连接所述第十七PMOS管（M17）的栅极、所述第一PMOS管（M1）的漏极、所述第十八PMOS管（M18）的栅极，以及所述第十九PMOS管（M19）的栅极，所述第十七PMOS管（M17）的栅极、所述第十八PMOS管（M18）的栅极、所述第十九PMOS管（M19）的栅极同时接收所述反相限幅信号（icn）； 

所述第二十PMOS管（M20）的源极、所述第二十一PMOS管（M21）的源极和所述第二十二PMOS管（M22）的源极同时接电源端，所述第二十PMOS管（M20）的漏极同时连接所述第二十PMOS管（M20）的栅极、所述第十PMOS管（M10）的漏极、所述第二十一PMOS管（M21）的栅极，以及所述第二十二PMOS管（M22）的栅极，所述第二十PMOS管（M20）的栅极、所述第二十一PMOS管（M21）的栅极、所述第二十二PMOS管（M22）的栅极同时接收所述反相同相限幅信号（icp）； 

所述第二十三NMOS管（M23）的源极和所述第二十四NMOS管（M24）的源极同时接接地端；所述第二十三NMOS管（M23）的漏极同时连接所述第二十三NMOS管（M23）的栅极和所述第二十四NMOS管（M24）的栅极； 

所述第二十六NMOS管（M26）的源极和所述第二十五NMOS管（M25）的源极同时接接地端；所述第二十六NMOS管（M26）的漏极同时连接所述第二十六NMOS管（M26）的栅极和所述第二十五NMOS管（M25）的栅极； 

所述第十八PMOS管（M18）的漏极连接所述第二十三NMOS管23的漏极；所述第二十二PMOS管（22）的漏极连接所述第二十六NMOS管（26）的漏极； 

所述第二十四NMOS管（M24）的漏极连接所述第二十一PMOS管（M21）的漏极，所述第二十一PMOS管（M21）的漏极输出所述同相反馈信号 （VSUMP）； 

所述第二十五NMOS管（M25）的漏极连接所述第十九PMOS管（M19）的漏极，所述第二十五NMOS管（M25）的漏极输出所述反相反馈信号（VSUMN）。