[发明专利]用于自动双相时钟计时的系统、方法和计算机程序产品

说明书

技术领域

本发明涉及电路，具体而言涉及电路的双相时钟计时（clocking）。

背景技术

微处理器和图形处理器这类常规装置一般而言都依靠边沿触发式触发器来使数据路径管线化（pipeline）以及实现顺序逻辑。当两个边沿触发式触发器之间的逻辑有稍许延迟时，尤其是当该延迟接近达到适当的操作所需要的保持时间时，通过时序工具在该路径中插入附加电路以解决保持时间违例（violation）。除为了确保保持时间违例得到解决外，并不希望插入附加电路，原因在于附加电路会占用管芯（die）上的空间并且在工作期间会消耗功率。

因而，存在对减小保持时间违例和/或解决与现有技术相关联的其他问题的需要。

发明内容

本发明公开了一种用于将设计从边沿触发时钟计时转换为双相非重叠时钟计时的系统、方法和计算机程序产品。所述方法包括下列步骤：用包含第一锁存器电路和第二锁存器电路的锁存器对替换与组合逻辑电路相连的边沿触发式触发器；以及基于时序信息来确定所述组合逻辑电路的中点。将所述第二锁存器电路扩展（propagate）到所述组合逻辑电路的中点，并给锁存器电路提供双相非重叠时钟信号。

附图说明

图1A示出了根据一个实施例的、带有组合逻辑电路分割块（split）的使用边沿触发时钟计时来管线化的路径；

图1B示出了根据一个实施例的、转换为使用双相非重叠时钟计时的图1A所示的路径；

图1C示出了根据一个实施例的、带有分布在锁存器之间的分割后的组合逻辑电路的图1B所示的路径；

图2示出了根据一个实施例的、用于将电路设计从边沿触发时钟计时转换为双相非重叠时钟计时的方法的流程图；

图3A示出了根据一个实施例的非还原静态锁存器电路；

图3B示出了根据一个实施例的与还原逻辑相连的非还原静态锁存器电路；

图3C示出了根据一个实施例的双相非重叠时钟信号的时序图；

图3D示出了根据一个实施例的脉冲发生电路；

图4A示出了根据一个实施例的带有扫描的转换为使用双相非重叠时钟计时的路径；

图4B示出了根据一个实施例的带有扫描电路的非还原主锁存器；

图5A示出了根据一个实施例的既使用双相非重叠时钟计时又使用边沿触发时钟计时的路径；

图5B示出了根据一个实施例的、用于将电路设计从边沿触发时钟计时转换为双相非重叠时钟计时的方法的流程图；

图6A示出了根据一个实施例的、包含转换为使用双相非重叠时钟计时的设计的处理器/芯片的框图；以及

图6B示出了一示例性系统，在该系统内可以实现前述各种实施例的各种架构和/或功能。

具体实施方式

通过将电路设计转换为使用双相非重叠时钟进行时钟计时（clock）的锁存器，可以改进使用边沿触发式触发器的电路设计的时序性能。由于双相时钟计时使用双相非重叠时钟信号以分开启动主锁存器和从锁存器，因而可消除保持时间违例（violation）。无需将附加电路插入路径中来解决保持时间违例。而且，两个相位之间的时间借用（time borrowing）可使电路对时钟抖动（jitter）和偏移（skew）的敏感度降低，进一步改进时序余量（timing margin）。

图1A示出了根据一个实施例的、带有经过分割的组合逻辑的包含使用边沿触发时钟计时的触发器105的管线路径100。组合逻辑已分割成两部分，具有近似相等的延迟的逻辑电路110和115。组合逻辑是在中点处加以分割的，所述中点为一节点，其中一信号从触发器105的输出端经过逻辑电路110的扩展延迟（propagation delay）近似等于该信号经过逻辑电路115到触发器105的输入端的扩展延迟。在一个实施例中，所述中点是用生成用于管线路径100的时序信息的常规的时序分析工具来加以识别的。