[发明专利]用于自动双相时钟计时的系统、方法和计算机程序产品

权利要求书

1.一种方法，包括：

用包含第一锁存器电路和第二锁存器电路的锁存器对替换与组合逻辑电路相连的边沿触发式触发器电路；

基于时序信息来确定所述组合逻辑电路的中点；

将所述第二锁存器电路扩展到所述组合逻辑电路的所述中点；以及

给所述锁存器对提供双相非重叠时钟信号。

2.根据权利要求1所述的方法，其中，所述第一锁存器电路和所述第二锁存器电路为非还原锁存器电路。

3.根据权利要求1所述的方法，其中，从对所述组合逻辑电路的输入到所述组合逻辑电路的所述中点的延迟近似等于从所述组合逻辑电路的所述中点到所述组合逻辑电路的输出的延迟。

4.根据权利要求1所述的方法，其中，所述第一锁存器电路用所述双相非重叠时钟信号的第一时钟信号计时，且所述第二锁存器电路用所述双相非重叠时钟信号的第二时钟信号计时，所述第二时钟信号当所述第一时钟信号为低时在时钟周期内的多个时刻的期间发生脉冲。

5.根据权利要求4所述的方法，其中，所述第一时钟信号为一时钟的反转版，且所述第二时钟信号作为所述时钟的缩窄版而生成。

6.根据权利要求1所述的方法，其中，所述第一锁存器电路包含扫描电路。

7.根据权利要求6所述的方法，其中，所述扫描电路包括扫描路径上的还原驱动门。

8.根据权利要求1所述的方法，其中，所述第一锁存器电路的输出端直接耦连至在所述组合逻辑电路的输入端处的驱动门。

9.根据权利要求1所述的方法，还包括：对将所述第一锁存器电路的输出端耦连至所述组合逻辑电路的输入端的配线的长度加以限制。

10.根据权利要求1所述的方法，还包括：当所述第一锁存器电路的输出端未与所述组合逻辑电路内的驱动门直接相耦连时，在该输出端处插入还原子电路。

11.根据权利要求1所述的方法，还包括：当所述第二锁存器电路的输出端未与所述组合逻辑电路内的驱动门直接相耦连时，在该输出端处插入还原子电路。

12.根据权利要求1所述的方法，还包括：将所述组合逻辑电路的输出端直接耦连至边沿触发式触发器的输入端。

13.根据权利要求1所述的方法，其中，所述扩展步骤包括：

将所述组合逻辑电路分割成第一逻辑块和第二逻辑块；

将所述第一锁存器的输出端直接耦连至所述第一逻辑块的输入端；

将所述第一逻辑块的输出端直接耦连至所述第二锁存器电路的输入端；

将所述第二锁存器电路的输出端直接耦连至所述第二逻辑块的输入端。

14.一种存储指令的非暂时性计算机可读存储介质，所述指令当由处理器执行时令该处理器执行下列步骤：

用包含第一锁存器电路和第二锁存器电路的锁存器对替换与组合逻辑电路相耦连的边沿触发式触发器；

基于时序信息来确定所述组合逻辑电路的中点；

将所述第二锁存器电路扩展到所述组合逻辑电路的所述中点；以及

给所述锁存器对提供双相非重叠时钟信号。

15.根据权利要求14所述的非暂时性计算机可读存储介质，其中，所述第一锁存器电路和所述第二锁存器电路为非还原锁存器电路。

16.根据权利要求14所述的非暂时性计算机可读存储介质，其中，从对所述组合逻辑电路的输入到所述组合逻辑电路的所述中点的延迟近似等于从所述组合逻辑电路的所述中点到所述组合逻辑电路的输出的延迟。

17.根据权利要求14所述的非暂时性计算机可读存储介质，其中，所述第一锁存器电路用所述双相非重叠时钟信号的第一时钟信号计时，且所述第二锁存器电路用所述双相非重叠时钟信号的第二时钟信号计时，所述第二时钟信号当所述第一时钟信号为低时在时钟周期内的多个时刻的期间发生脉冲。

18.根据权利要求14所述的非暂时性计算机可读存储介质，其中，所述第一锁存器电路的输出端直接耦连至在所述组合逻辑电路的输入端处的驱动门。

19.根据权利要求14所述的非暂时性计算机可读存储介质，还包括：对将所述第一锁存器电路的输出端耦连至所述组合逻辑电路的输入端的配线的长度加以限制。

20.一种系统，包括：

存储器，配置为存储电路设计；和

处理单元，配置为：

用包含第一锁存器电路和第二锁存器电路的锁存器对替换与组合逻辑电路相耦连的边沿触发式触发器；

基于时序信息来确定所述组合逻辑电路的中点；

将所述第二锁存器电路扩展到所述组合逻辑电路的所述中点；以及

给所述锁存器对提供双相非重叠时钟信号。