[发明专利]基于FPGA的多通道高速图像数据采集和存储系统

说明书

技术领域

本发明涉及一种基于FPGA的多通道高速图像数据采集和存储系统，尤其针对高速图像传感器的快速数据采集存储领域提供了一种高速、高精度、多通道数据采集和快速存储方案。

背景技术

采集和存储高速图像数据在工业生产、科学研究以及国防安全领域具有重要意义。但目前常用的使用DSP或MCU控制ADC进行数据采集的方案具有以下缺点：

1、受微处理器指令周期和程控顺序执行机制的限制，ADC采样无法满足高速、精密同步并发的图像采集要求；

2、受微处理器外部接口速率限制，不支持高速串行接口，达到相同数据带宽需要数目众多的IO接口；

3、随着图像帧速率的提高，数据带宽成倍增长，无法解决高速图像数据的快速存储问题。

随着FPGA技术的发展，由于其时钟频率高、内部延时少、多通道并行执行以及控制逻辑直接硬件实现等特性，使得基于FPGA的数据采集存储系统成为设计趋势。

发明内容

(一)要解决的技术问题

本发明的目的是为了解决已有技术中的不足之处，提出一种基于FPGA的多通道高速图像数据采集和存储系统，通过对多通道模拟信号的高速并行采集和图像数据分区阵列式存储，实现对高速图像传感器信号的快速捕获和图像数据的快速存储，同时可在线调整芯片配置参数、偏置信号和控制时钟，完成对高速图像传感器帧率、动态范围等参数的调整。

(二)技术方案

为达到上述目的，本发明提供了一种基于FPGA的多通道高速图像数据采集和存储系统，该系统包括信号调理模块1、A／D转换模块2、高速数据传输模块3、FPGA控制模块4、阵列式存储模块5、通讯模块6和可调配置模块7，其中，信号调理模块1、A／D转换模块2、高速数据传输模块3和FPGA控制模块4依次连接，FPGA控制模块4还同时连接于阵列式存储模块5、通讯模块6和可调配置模块7，并通过通讯模块6与上位机进行数据交互。

上述方案中，所述信号调理模块1至少包括2个双通道精密差分放大器，用于对高速图像传感器输出的模拟信号进行单端转差分操作，进而提高信号抗干扰能力以及信号采集精度。所述每个双通道精密差分放大器分别具有两个输入端，每个输入端分别连接至高速图像传感器的一路模拟信号输出，以将多路模拟的单端信号转换为差分信号，信号放大比率为1∶1，这样提高了信号抗干扰能力和信号采集精度。

上述方案中，所述A／D转换模块2至少包括2个双通道A／D转换器，用于对信号调理模块1输出的差分信号进行模数转换，其输入端分别与所述的至少2个双通道精密差分放大器的模拟信号输出端相连。所述双通道A／D转换器内置采样保持电路和参考电压，时钟信号由外部输入，2个A／D转换器同时并行工作；其与FPGA控制模块通过时钟CLK、使能OE及控制信号线相连，并受其控制。

上述方案中，所述高速数据传输模块3至少包括2个高速并行-串行转换器，用以将A／D转换器输出的并行数据进行高速串行化，其输出电平符合LVDS标准，提高了数据抗干扰能力及传输速率，减少了所需管脚数目。所述高速数据传输模块3的输入端分别与至少2个双通道A／D转换器的并行数据输出端相连，将A／D转换器输出的并行数据转化为高速串行数据输出，串行输出的电平符合LVDS标准。

上述方案中，所述FPGA控制模块4至少包括1个高性能FPGA芯片41，用于做数据接收、数据存储和读出、USB读写控制、偏置控制、参数设置、以及数据交互中的指令解析等工作。

上述方案中，所述FPGA控制模块4包括数据接收整理单元411、数据写入缓存单元412、存储阵列控制单元413、指令解析单元414、数据读出缓存单元415、USB读写控制单元416、偏置控制单元417、参数配置单元418和时钟产生单元419，其中：

数据接收整理单元411与高速数据传输模块3的输出端相连接，存储阵列控制单元413与阵列式存储模块5相连接，数据接收整理单元411、存储阵列控制单元413与数据写入缓存单元412、数据读出缓存单元415一起构成图像数据的写入、读出通道；

USB读写控制单元416与通讯模块6相连接，与指令解析模块、通讯模块一起组成数据交互、指令分析、任务分配核心；

偏置控制单元417与可调偏置输出模块7通过SPI接口相连接，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作；