[发明专利]通孔或接触孔的形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种基于多层掩膜转换图案的通孔或接触孔形成方法。

背景技术

在现有的半导体器件通孔刻蚀技术领域，光刻对准偏差是通孔刻蚀工艺的主要技术问题之一，以接触孔刻蚀为例，图1为光刻完美对准时的刻蚀效果，可以看到接触孔11底端与镍硅化物12完全接触上，且接触孔11侧壁距离硅栅13较远，二者在侧墙保护下能够承受较高的栅极电压；而图2则是光刻对准发生偏差时的刻蚀效果，可以发现接触孔底部大部分已经偏离镍硅化物的区域，同时侧壁与硅栅几乎已经接触到，在此种情况下的接触孔形成的钨栓与硅栅极易发生漏电甚至桥接短路，对器件良率的损伤极大。

美国专利US7718081B2提供了一种刻蚀方法，其采用无定型碳（amorphous carbon）作为单一硬质掩膜，在其上依次覆盖介质抗反射层、底部抗反射层以及光刻胶，经过介质抗反射层刻蚀和无定型碳刻蚀两道工序，将光刻胶上的图案转换到无定型碳硬质掩模上，其后进行正常的接触孔或者沟槽的介质刻蚀。然而，随着制程关键尺寸的不断缩小，对接触孔刻蚀工艺中的关键尺寸缩减提出了更高的要求。因此，使用单一硬质掩模的接触孔刻蚀工艺渐渐无法完全满足55nm甚至更先进制程的需求。

为了降低漏电甚至桥接短路的风险，实现较小的接触孔顶端关键尺寸，现有的一种方法是升级光刻设备，但是无论对于193nm的浸没式或者非浸没式光刻机，都是有其工艺极限的存在。其中，浸没式193nm光刻机的最小光刻尺寸是28nm，而非浸没式193nm光刻机最多只能支持55nm的光刻效果。因此，升级设备意味着更大资金投入。

现有的另一种方法是改进干刻方法，实现更大的关键尺寸偏差（critical dimension bias，即刻蚀后CD减去刻蚀前CD（也就是光刻曝光后CD）），该方法主要是通过改变干法刻蚀过程中的气体组分，进而改变等离子体中的钝化成分的比例来实现，但负面效果是会影响通孔的表面形貌，造成变形，同时工艺稳定性也有所降低。

因此，要降低因光刻对准精度不够导致的钨栓与硅栅之间的漏电问题，尤其是在关键尺寸较小的情况下，就成为了本领域技术人员亟待解决的问题之一。

发明内容

为了解决上述现有技术存在的问题，本发明提供了一种基于多层掩膜转换图案的通孔或接触孔形成方法。在55nm的工艺环境中，能够基本达到40nm或者32nm的接触孔刻蚀的偏差要求。

本发明提供一种通孔或接触孔的形成方法，其包括以下步骤：

步骤S01，提供一半导体结构，其包括待形成通孔或接触孔于其上的基底层，该基底层上自下而上依次包括层间介质层（ILD）、无定型碳层、钝化膜层、有机介质层（Organic dielectric）以及SOG层（Spin-on glass，旋涂式玻璃层）；

步骤S02，在顶层的SOG层上涂布光刻胶，图案化该光刻胶，该光刻胶中的图案位置对应所需形成的通孔或接触孔，通过第一干法刻蚀在该图案的位置在SOG层上形成第一图案并露出有机介质层，以缩减关键尺寸；

步骤S03，对该半导体结构进行第二干法刻蚀，去除光刻胶并以具有第一图案的SOG层作为掩膜，在该第一图案的位置在有机介质层上形成第二图案并露出钝化膜层，以缩减关键尺寸；

步骤S04，对该半导体结构进行第三干法刻蚀，去除SOG层并以具有第二图案的有机介质层作为掩膜，在该第二图案的位置在钝化膜层上形成第三图案并露出无定型碳层，以缩减关键尺寸；

步骤S05，对该半导体结构进行第四干法刻蚀，去除有机介质层并以具有第三图案的钝化膜层作为掩膜，在该第三图案的位置在无定型碳层上形成第四图案并露出层间介质层，以缩减关键尺寸；

步骤S06，对该半导体结构进行第五干法刻蚀，去除钝化膜层并以具有第四图案的无定型碳层作为掩膜，在该第四图案的位置在层间介质层上形成第五图案并露出基底层，以缩减关键尺寸；

步骤S07，得到具有通孔或接触孔的半导体结构。

进一步地，该第一干法刻蚀、第二干法刻蚀、第三干法刻蚀、第四干法刻蚀以及第五干法刻蚀是用含有C_aF_b或/和C_xH_yF_z的气体，其中，a和x为1-4的整数，b、y和z为1-8的整数。