[发明专利]源同步高速串行接口的时钟通路前端放大电路

说明书

技术领域

本发明涉及模拟集成电路设计高速串行接口技术领域，特别涉及一种源同步高速串行接口的时钟通路前端放大电路。

背景技术

随着CMOS集成电路工艺快速发展，单颗芯片的处理能力飞速提高，并行接口已经不能满足处理器通信、信息存储、光纤通信等领域的高带宽需求。高速串行接口由于具有高单引脚带宽、低的开关输出噪声和EMI辐射、PCB布线简单、成本低等优点已广泛应用于板间高端芯片互连，包含高性能处理器、高性能DSP、高性能互连交换芯片等。

目前，串行接口主要由系统同步、源同步和自同步三种构架。源同步由于具有如下特点在高性能处理器和多通道数据交换领域得到广泛应用。

（1）依靠数据和时钟的相关性来实现动态噪声的跟踪，因此时钟恢复电路简单、功耗低、噪声容限高；

（2）不需要编/解码,带宽利用率高，延迟小。

图1是源同步时钟构架的串行接口的典型构架。发送端用一个时钟综合器（Clock Synthesizer）产生半速时钟，经过时钟传输模块（Clock Distribution）把时钟送到前向时钟通道和各个数据通道，前向完全时钟通道和数据通道采用相同的设计和版图来保持噪声的相关性；同样在PCB设计上也要求时钟通道和数据通道的走线长度和周围尽量相同，这样保证接收端看到的时钟和数据由于时钟综合器和信道串扰引起的噪声具有相关性，实现动态噪声的跟踪。

理想情况下，时钟和数据应该同时到达接收端，链路可以跟踪任何频率的相关噪声。在实际中由于封装，PCB走线等时钟信道和数据信道不可能完全匹配。假设f_bit为数据码率，f_jitter可追踪的最大噪声频率，可允许的时钟通道和数据通道的延迟失配显然，此时接收时钟的占空比失真噪声不能追踪，因此，时钟接收通路必须有足够的占空比校准能力。另外为了提高链路的噪声追踪能力，需要提高时钟噪声和数据噪声的相关性，同时降低时钟和数据的非相关噪声。

发明内容

（一）要解决的技术问题

本发明所要解决的技术问题是：如何提供一种高速串行接口中时钟接收端低噪声产生前端放大电路，其既能在引入低噪声的前提下实现输入时钟的占空比稳定，又能保证时钟和数据的相关性中低频噪声的通过，保证链路的噪声容限。

（二）技术方案

为解决上述问题，本发明提供一种源同步高速串行接口时钟通路前端放大电路，包括：与数据通路前端放大具有相同的ESD保护电路和pi型阻抗匹配电路；

低通滤波器模块，其从高速输出CP/CN提取用于表征占空比的低频分量；

放大器模块，用于实现低频分量的放大和共模电平的调整；

交流耦合模块，用于实现共模电平的移位和第一级放大器输入翻转点的调整；

级放大电路，用于实现小信号的放大。

优选地，所述ESD保护电路包括：

第一级ESD保护二级管、保护电阻和第二级ESD保护管。

优选地，所述pi型阻抗匹配电路可调整电阻阵列和差模阻抗调整电阻。

优选地，所述放大器模块包括折叠差分对输入管、主级放大器以及差分放大器。

优选地，所述交流耦合模块包括MOS电容和共模反馈电阻。

优选地，所述级放大电路包括4级CML电路级联，位于前两级的增益高于后两级的增益，位于后两级的驱动高于前两级的驱动。

优选地，主极点设置在主级放大器的输出端，滤波网络由电阻和第一电容串联后与第二电容并联组成，所述第一电容大于第二电容；在形成一个主极点的同时，电阻和第一电容形成一个左半平面的零点，电阻和第二电容形成另外一个高频极点，左半平面的零点用于抵消输出端VOP/VON的次主极点。

优选地，其与数据前端放大电路采用相同的电源域，且采用片上解耦电容来滤除电源上的高频噪声

（三）有益效果

本发明提出了一种带占空比校准的前端放大电路。采用pi阻抗匹配实现共模阻抗和差模阻抗的分别匹配降低反射，采用两级ESD保护降低寄生效应，中低合适的处理可以降低链路的抖动预算。

附图说明

图1为源同步时钟构架的串行接口的典型构架；

图2为依照本发明实施例的源同步高速串口接收端时钟方案的结构示意图；

图3为依照本发明实施例的阻抗匹配和ESD保护的结构示意图；

图4为依照本发明实施例的级放大电路单元的结构示意图；