[发明专利]一种TTL电平输入的高速CMOS缓冲器

说明书

技术领域

本发明涉及互补金属氧化物半导体（CMOS）结构，特别是那些涉及的大量的门制作成一个单一的集成电路芯片。

背景技术

这样的阵列门用于制作逻辑门电路，其中的门相互连接从而实现所需的逻辑功能。一个困扰的问题是这样的阵列是作为环境条件的函数变化以及在制造过程中的门性能的可变性。

发明内容

本发明的一个目的是建立一个控制电路到一个CMOS集成电路，其中所述的门导致响应TTL信号。    本发明的再一个目的是改变CMOS集成电路上的电源电压，其特征在于，所有的门响应TTL逻辑电平，而不管环境条件或制造上的变化。    本发明的再一个目的是在CMOS集成电路的电源线上使用一个稳压器，且稳压器响应于TTL逻辑电平操作的一个典型门偏置。 本发明的技术解决方案：

这些和其它目的的实现如下。阵列中的一个典型门提供了参考输入电压，其是TTL兼容性所选择的。门的输出必须在该参考输入的电源电压的二分之一中运行。串联导通元件耦合在集成电路的电源线和电源输入端之间，且它的导电性与典型的门输出有关联。当典型门的输出超过                                                ，导通设备呈现较差的导电性，从而降低了阵列电源电压。当输出小于，导通呈现较好的导电性，从而提高了阵列电源电压。这种负反馈安排确定了的典型门输出，即使在面对环境和制造工艺上的大的变化。

   我们已发现上述在补偿这样的通常遇到CMOS制造上的变化的阵列的调节是有效的，并在阵列电源电压至少有±10％变化。虽然重点是门阵列，本发明同样适用于任何CMOS集成电路系统，其接入TTL兼容的系统，并从这样的TTL系统中接受输入。

对比专利文献：CN1054850A有延滞的低功率、TTL电平CMOS输入缓冲器 90110236.9。

附图说明：

图1所示为本发明的基本元件的示意图。

   图2所示为本发明仅使用MOS有源器件的另一实施例的示意图。

   图3所示为本发明的另一可替代实施例的示意图。

   图4所示为本发明的又一可替代实施例的示意图。

   图5所示为图4的放大器24中采用的典型电路的示意图。

   图6所示为建立的参考电压的电路的示意图。

   图7所示为本发明的所有MOS的另一个采用P阱CMOS结构的可替代实施例的示意图。

   图8所示为实现本发明图7实施例的N-阱CMOS的示意图。

具体实施方式：

图1示出了本发明的基本电路。一个共用的电源V_cc耦合在正极端子10和接地端子11之间。一个减少的电平提供给阵列12，它代表大量的逻辑门，其可以在一个门阵列中找到。这样的一个门在虚线轮廓中示出。但应当理解的是，在优选的实施例中施加到门阵列时，本发明可用于任何需要TTL输入兼容性的CMOS集成电路的建设。

   门13是阵列中典型的门且由P沟道晶体管14和N-沟道晶体管15耦合在一起组成作为一个CMOS反相器门。节点17相对于端子16的逻辑状态保持反相的逻辑状态。然而，该参考或开关电平可以是不同的。通常情况下，CMOS的参考电平是。逻辑“1”接近+V_cc且逻辑“0”接近地电位。在TTL中，它通常指定为工作在5伏的电源，输入逻辑“1”通常是超过2伏且逻辑“0”小于0.8伏。这些值之间的中间的开关参考值为1.4伏。在图1的电路中，如果一个直流参考电压V_REF耦合到端子16，装置14和15的传导在节点17处可以调整为从而设置电路的性能水平。例如，当TTL兼容性是需要的，使用1.4伏的V_REF且装置19和20所形成的反相器是在一个高增益的区域中。    设计反相器门18的目的是提供一个电平移位，从而在节点21处输入一个稍低于V_cc的2.5伏的输出。这可以通过使P沟道晶体管19基本上比N-沟道晶体管20更容易导通来实现。