[发明专利]用于EEPROM的高压幅值控制电路

权利要求书

1.一种用于EEPROM的高压幅值控制电路，其特征在于：包括：

一高压分压电路，用于对高压生成电路输出的高压输出信号VPP进行分压，产生分压电压信号Vcomp；

一差分电压比较电路，用于比较所述分压电压信号Vcomp与基准电压信号Vref的电压幅值，产生时钟生成电路的使能信号CLKEN；

一时钟生成电路，与所述差分比较电路相连接，在EEPROM处于擦写操作状态时，在所述使能信号CLKEN的控制下产生高压生成电路所需要的时钟信号CPCLK。

2.如权利要求1所述的高压幅值控制电路，其特征在于：

当所述高压输出信号VPP未达到EEPROM擦写所需要的额定高压时，所述使能信号有效，时钟生成电路产生有效时钟信号，使高压生成电路处于工作状态；

当所述高压输出信号VPP达到EEPROM擦写所需要的额定高压时，所述时钟使能信号无效，时钟生成电路产生无效时钟信号，使高压生成电路处于空闲状态；

当所述高压输出信号VPP幅值低于EEPROM擦写所需要的额定高压，所述时钟使能信号再次有效，高压生成电路重新处于工作状态。

3.如权利要求1所述的高压幅值控制电路，其特征在于：

所述时钟生成电路为一三输入端的与门，分别输入输入时钟CLKIN、EEPROM擦写操作状态信号CPEN和使能信号CLKEN；

当EEPROM擦写操作状态信号CPEN为低电平时，EEPROM处于非擦写操作状态，所述时钟生成电路输出的时钟信号CPCLK为低电平，为无效时钟信号，使高压生成电路处于空闲状态；

当EEPROM擦写操作状态信号CPEN为高电平时，EEPROM处于擦写操作状态，当所述使能信号CLKEN也为高电平时，所述时钟生成电路输出有效时钟信号CPCLK，使高压生成电路处于工作状态。

4.如权利要求1所述的高压幅值控制电路，其特征在于：

所述高压分压电路为电容分压的高压分压电路，由三个电容串联在高压生成电路输出端与地之间，对高压输出信号VPP进行分压；在第一电容与第二电容的连接节点与地之间串联一可控开关；在第二电容与第三电容的连接节点与地之间串联另一可控开关，且第二电容与第三电容的连接节点作为分压电压信号Vcomp的输出端；所述可控开关由EEPROM擦写操作状态信号CPEN反相后产生的擦写无效信号CPENB控制；

当EEPROM处于非擦写操作状态时，EEPROM擦写操作状态信号CPEN为低电平，时钟信号CPCLK为低电平，高压生成电路处于空闲状态，高压输出信号VPP幅值为EEPROM芯片电源电压VDD；擦写无效信号CPENB为高电平，使可控开关接通，高压分压电路内部所述各节点接地为低电平，其产生的分压电压信号Vcomp为低电平；分压电压信号Vcomp小于基准电压信号Vref的电压幅值，差分电压比较电路的输出地使能信号CLKEN为高电平；

当EEPROM处于擦写操作状态时，EEPROM擦写操作状态信号CPEN为高电平，擦写无效信号CPENB为低电平，使可控开关打开，此时高压输出信号VPP处于上升阶段，分压电压信号Vcomp小于基准电压信号Vref的电压幅值，差分电压比较电路的输出地使能信号CLKEN为高电平；时钟生成电路输出有效时钟信号CPCLK，高压生成电路处于工作状态，保持高压输出信号VPP幅值不断升高；

当高压输出信号VPP幅值达到EEPROM擦写操作所需要的额定高压后，分压电压信号Vcomp电压幅值高于基准电压信号Vref电压幅值，差分电压比较电路输出的使能信号CLKEN为低电平，时钟生成电路输出无效时钟信号CPCLK，高压生成电路处于空闲状态，导致高压输出信号VPP信号幅值略有下降；

当高压输出信号VPP下降到一定电压幅值后，经过分压电压信号Vcomp电压幅值低于基准电压信号Vref电压幅值，差分电压比较电路输出的使能信号CLKEN为高电平，时钟生成电路输出有效时钟信号CPCLK，高压生成电路重新处于工作状态，使得保持高压输出信号VPP幅值重新升高。