[发明专利]借由提供阶化嵌入应变诱导半导体区于晶体管的效能增进

说明书

技术领域

本揭示内容大体有关于集成电路，且更特别的是，有关于包含嵌入应变诱导半导体材料用以增进其硅基沟道区的电荷载子移动率的晶体管。

背景技术

制造复杂的集成电路需要在适当半导体材料中及上形成大量的晶体管。例如，可能必须在目前市售复杂的集成电路中提供数亿及更多的晶体管，其中在速度关键性讯号路径中的晶体管的效能实质决定集成电路的整体效能。目前大体实施多种制程技术，其中对于复杂的电路，例如微处理器、储存芯片及其类似者，由于在操作速度及/或耗电量及/或成本效率方面有优异的特性，CMOS技术为最有前途的方法。在CMOS电路中，互补晶体管(亦即，p型沟道晶体管与n型沟道晶体管)用来形成电路组件，例如反相器及其它逻辑闸，以设计高度复杂的电路总成。在用CMOS技术制造复杂集成电路期间，在包含结晶半导体层的基板上形成互补晶体管，亦即n型沟道晶体管与p型沟道晶体管。MOS晶体管或一般的场效晶体管，不论考量的是n型沟道晶体管还是p型沟道晶体管，都包含所谓的pn接面，其由高度掺杂的漏极/源极区与配置于漏极区、源极区间的反向或弱掺杂沟道区之间的接口形成。沟道区的导电率，亦即，导电沟道的驱动电流能力，由形成于沟道区附近以及用薄绝缘层与其隔开的栅极电极控制。沟道区在因施加适当控制电压至栅极电极而形成导电沟道时的导电率主要取决于电荷载子的移动率，以及对于在晶体管宽度方向有给定延伸部份的沟道区，也取决于源极及漏极区之间的距离，它也被称作沟道长度。因此，缩短沟道长度以及减少与其相关的沟道电阻率为增加集成电路的操作速度的主要设计准则。

在减少场效晶体管的沟道长度时，通常需要增加电容耦合的程度以便维持沟道区的可控制性，这通常需要修改栅极介电材料的厚度及/或材料组成物。例如，对于约80奈米的栅极长度，高速晶体管组件可能需要厚度2奈米以下的二氧化硅基栅极介电材料，不过这可能导致由热载子注入及电荷载子通过极薄栅极介电材料的直接穿隧(direct tunneling)造成的泄露电流增加。由于进一步减少二氧化硅基栅极介电材料的厚度可能变成与精密集成电路的热功率要求越来越不兼容。在有些方法中，短沟道晶体管的沟道区由连续减少栅极电极结构的关键尺寸造成的不良可控性已借由适当地修改栅极介电材料的材料组成物来解决。

为此目的，已有人提出，对于有实质适当厚度的栅极介电材料，亦即导致栅极泄露电流位准可接受的厚度，用电介质常数明显比习用二氧化硅基材料高的适当材料系统可实现所欲高电容耦合。例如，包括铪、锆、铝及其类似者的介电材料有明显较高的电介质常数，因而被称作高k介电材料，应理解它们是用典型测量技术测量时有10.0以上的电介质常数的材料。

虽然上述方法基本上被视为极有前途的策略供增进精密晶体管的效能，然而在沟道区附近有高k介电材料可能导致电荷载子移动率明显劣化，从而至少部份抵消用高k介电材料增加电容耦合所得到的优势。

众所周知，在增进精密晶体管的整体效能方面，通常也应用各种应变工程技术，因为在硅基晶体管的沟道区中建立特定类型的应变可能导致电荷载子移动率的显著增加，接着转化成优异的电流驱动能力从而切换速度。已开发出多种策略。例如，在完成的晶体管结构上面设置高度受应力层，提供应变诱导侧壁间隔体结构，把应变诱导半导体合金(例如，硅/锗、硅/碳及其类似者)嵌入晶体管的漏极/源极区为常用的制程策略，然而在其它方法中，除了或替换地，也可使用全域受应变半导体基材。

特别是，应变诱导硅/锗材料加入p型沟道晶体管的有源区是极为有效的应变诱导机构，这在说明图1时会更详细地描述。