[发明专利]阻变存储器

说明书

本发明公开了一种阻变存储器。在本发明的一个实施例中，存储单元包括具有第一端子和第二端子的第一阻变元件、和具有第一端子和第二端子的第二阻变元件。该存储器还包括三端子晶体管，其具有第一端子、第二端子、和第三端子。三端子晶体管的第一端子耦合至第一阻变元件的第一端子。三端子晶体管的第二端子耦合至第二阻变元件的第一端子。三端子晶体管的第三端子耦合至字线。

技术领域

本发明一般地涉及存储设备，且更特定地涉及阻变存储器。

背景技术

半导体产业依赖于器件按比例缩小来以更低的成本传递改进的性能。在当今市场上，闪存是主流非易失性存储器。然而，闪存具有一些限制，对于存储器技术的持续性发展提出了显著威胁。因此，该产业正在开发备选的存储器来替代闪存。未来存储器技术的竞争者包括磁性存储随机存取存储器（MRAM）、铁电RAM（FeRAM）、以及阻变存储器，诸如相变RAM（PCRAM）、金属氧化物基存储器、以及可编程金属化单元（PMC）或离子存储器。这些存储器也被称为即将出现的存储器。

为了切实可行，在诸如可量测性、性能、能效、导通/截止比、操作温度、CMOS兼容性、和可靠性之类的多于一个的技术度量方面，即将出现的存储器必须优于闪存。

存储器设计的各种挑战之一涉及单元界限。例如，开关元件，在第一状态和第二状态之间开关，必须在两个状态之间维持充分差异以使随后的读操作可辨别两者。如果两个状态之间的差异小于读取过程的敏感度，则存储单元可能丢失所存储的数据。

发明内容

根据本发明的一实施例，存储单元包括具有第一端子和第二端子的第一阻变元件、具有第一端子和第二端子的第二阻变元件、以及三端子晶体管。该三端子晶体管具有第一端子、第二端子、和第三端子。三端子晶体管的第一端子耦合至第一阻变元件的第一端子。三端子晶体管的第二端子耦合至第二阻变元件的第一端子。三端子晶体管的第三端子耦合至字线。

根据本发明的可选实施例，存储单元包括具有阴极端子和阳极端子的第一阻变元件，以及具有阴极端子和阳极端子的第二阻变元件。该存储单元还包括具有第一发射极/集电极、第二发射机/集电极、和基极的双极晶体管。该第一发射极/集电极耦合至第一阻变元件的阴极端子。该第二发射极/集电极耦合至第二阻变元件的阴极端子。基极耦合至字线。第一阻变元件的阴极端子耦合至位线对的第一位线。第二阻变元件的阳极端子耦合至该位线对的第二位线。存储单元配置为存储第一或第二存储器状态。

根据本发明的可选实施例，存储单元包括具有第一端子和第二端子的第一阻变元件、和具有第一端子和第二端子的第二阻变元件。该存储单元还包括具有第一源极/漏极和第二源极/漏极的晶体管。该第一源极/漏极耦合至第一阻变元件的第一端子，且该第二源极/漏极耦合至第二阻变元件的第一端子。

附图说明

为更透彻理解本发明及其优点，现参考连同附图进行的以下描述，其中：

图1示出根据本发明一实施例的差分存储单元阵列的示意性电路；

图2，包括图2A-2D，示出根据本发明一实施例的差分存储单元阵列的结构性实现，其中图2A示出俯视图而图2B和2C示出截面图且图2D示出在一个实施例中的阻变元件的放大图；

图3，包括图3A-3E，示出根据本发明各实施例的存储单元阵列的操作，其中图3A示出激活存储单元，其中图3B示出根据本发明一实施例的在写操作期间存储单元阵列的存储单元，其中图3C示出根据本发明一实施例的包括寄生效应的存储单元的操作，其中图3D示出根据本发明各实施例的存储单元的操作状态，且其中图3E示出根据本发明一实施例的在读操作期间存储单元阵列的存储单元；

图4，包括图4A-4E，示出根据本发明一可选实施例的存储单元阵列，其中图4B-4E示出根据本发明各实施例的图4A中所示的存储单元的结构性实现，其中图4B示出俯视图，其中图4C和4D示出截面图，而图4E示出阻变元件的放大的截面图；