[发明专利]存储阵列中的MOS管阈值电压的测试方法

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种存储阵列中的MOS管阈值电压的测试方法。

背景技术

随着集成电路集成度的提高以及电源电压的降低，构成集成电路的半导体器件的几何尺寸不断缩减，这就要求不断改进芯片的制造工艺。制造工艺的改进对单个半导体器件的性能影响很大，为评估半导体器件的性能，通常需要对半导体器件的可靠性进行测试。

MOS管阈值电压是影响存储器可靠性的一项重要指标。现有技术中，通常通过晶圆可接受性测试（WAT，Wafer Acceptance Test）获得静态随机存储器（SRAM，Static Random Access Memory）存储阵列中的MOS管阈值电压。

晶圆可接受性测试的基本原理是测试位于晶圆切割道(Scribe line)上的测试键（test key）获得单个半导体器件的性能参数。参考图1所示的晶圆结构示意图，晶圆11被切割道12划分为多个晶片（chip）13。在制作所述晶片13时，在所述切割道12上面会制作单个半导体元件，位于所述切割道12上面的元件即被称为测试键。参考图2，所述切割道12上具有测试键M20和测试键M21，通过测试所述测试键M20和测试键M21，可以获得所述切割道12周围的晶片中的MOS管特性。

测试SRAM存储阵列中的PMOS管阈值电压时，对所述测试键M20的漏极、源极和衬底连接的焊盘施加相应的直流电压，对所述测试键M20的栅极连接的焊盘施加扫描电压，并在施加所述扫描电压期间测量所述测试键M20的漏极电流，得到所述测试键M20的漏极电流随所述测试键M20的栅源电压（即栅极和源极之间的电压差）变化的特性曲线，根据所述特性曲线再计算所述测试键M20的阈值电压。

所述测试键M20的阈值电压即代表了SRAM存储阵列中的PMOS管阈值电压。测试SRAM存储阵列中的NMOS管阈值电压的方法与测试PMOS管的方法类似，即测试所述测试键M21的阈值电压，具体操作在此不再赘述。

为了准确对SRAM的可靠性进行评估，获取存储阵列中大量MOS管的阈值电压以进行统计分析是非常必要的。然而，通过晶圆可接受性测试获得存储阵列中的MOS管阈值电压时，每个测试键需要连接四个焊盘，即测试键的栅极、漏极、源极和衬底各连接一个焊盘，而所述切割道12放置测试键和焊盘的区域是十分有限的，利用晶圆可接受性测试无法得到存储阵列中的大量MOS管阈值电压。

发明内容

本发明解决的是利用晶圆可接受性测试无法获得存储阵列中大量MOS管的阈值电压的问题。

为解决上述问题，本发明提供一种存储阵列中的MOS管阈值电压的测试方法，所述存储阵列包括多个呈阵列排布的存储单元，所述存储单元包括第一传输NMOS管、第二传输NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述测试方法包括：

通过行译码和列译码在所述存储阵列中选中一存储单元；

对与选中的存储单元连接的字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端施加电压，测量与所述选中的存储单元连接的位线上的电流以获得所述选中的存储单元中的MOS管的阈值电压。

可选的，测试所述第一传输NMOS管的阈值电压包括：将所述第二下拉NMOS管的栅极初始化为低电平，将所述第一下拉NMOS管的栅极初始化为高电平；初始化结束后，施加所述存储阵列的电源电压至所述第一电源线、第一衬底端、第一位线和第二位线，施加0V电压至所述第二电源线和第二衬底端，以预定步进电压将所述字线的电压由0V电压扫描至所述存储阵列的电源电压；在所述将所述字线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。

可选的，测试所述第二传输NMOS管的阈值电压包括：将所述第一下拉NMOS管的栅极初始化为低电平，将所述第二下拉NMOS管的栅极初始化为高电平；初始化结束后，施加所述存储阵列的电源电压至所述第一电源线、第一衬底端、第一位线和第二位线，施加0V电压至所述第二电源线和第二衬底端，以预定步进电压将所述字线的电压由0V电压扫描至所述存储阵列的电源电压；在所述将所述字线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第二位线上的电流。