[发明专利]一种无静态功耗的芯片打线选择电路

说明书

本发明公开一种无静态功耗的芯片打线选择电路；PMOS管T1的D极与电路控制端及电路受控端连接，G极接电容C1及电阻R 2一端，还接PMOS管T4的D极；PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极；电容C1的另一端接GND；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。本发明只有电路控制端连接GND时需一根连接线，且电路控制端连接GND或者悬空都无静态功耗。

技术领域

本发明涉及一种打线选择电路，尤其是指一种无静态功耗的芯片打线选择电路。

背景技术

在集成电路设计中经常通过对PAD（结合区）连接到GND（电源地）、不连线悬空或者连线到VCC（供电电压）,进而改变芯片内部逻辑,从而实现一种裸片封装成两个或更多个不同功能的产品。

如图1所示，现有技术无静态功耗的芯片打线选择电路，由电阻R及施密特触发器组成；施密特触发器一端接电阻R一端，另一端输出逻辑信号给芯片；电阻R的另一端接芯片打线连接盘（Bonding PAD）；芯片打线连接盘通过连接线接VCC，施密特触发器输出高电平信号给芯片，芯片无静态电流；或者，芯片打线连接盘通过连接线接GND，施密特触发器输出低电平信号给芯片，芯片无静态电流，如表一所示。其缺陷在于：所述无静态功耗的芯片打线选择电路中的芯片打线连接盘（Bonding PAD）需接两根连接线，影响集成电路的布局。

表一

如图2所示，现有技术另一种无静态功耗的芯片打线选择电路，由电阻R及施密特触发器组成；施密特触发器一端接电阻R及芯片打线连接盘（Bonding PAD）一端，另一端输出逻辑信号给芯片；电阻R的另一端接VDD（电路供电电压）；芯片打线连接盘悬空，施密特触发器输出高电平信号给芯片，芯片无静态电流；或者，芯片打线连接盘通过连接线接GND，施密特触发器输出低电平信号给芯片，芯片有静态电流，如表二所示。所述芯片打线选择电路中的芯片打线连接盘（Bonding PAD）需接一根连接线，然而，芯片打线连接盘接GND时，芯片有静态电流。

表二

发明内容

本发明的目的在于提供一种接线少且无静态电流的无静态功耗的芯片打线选择电路。

为达成上述目的，本发明的解决方案为：

一种无静态功耗的芯片打线选择电路，包括PMOS管T1、电阻R1、电容C1、PMOS管T2、NMOS管T3、电阻R2及PMOS管T4；PMOS管T1的D极与电路控制端及电路受控端连接，G极接电容C1及电阻R 2一端，还接PMOS管T4的D极；PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极；电容C1的另一端接GND；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。

进一步，电路控制端为芯片打线连接盘，芯片打线连接盘悬空或者接GND。

进一步，电路受控端为输出逻辑引脚，输出逻辑引脚接芯片。

采用上述方案后，本发明应用PMOS管T1、PMOS管T2、NMOS管T3所组成的锁存器，拴锁住逻辑状态。应用PMOS管T1、PMOS管T2、NMOS管T3工作在截止区，几乎无静态电流的特性，实现无静态功耗。

应用PMOS管T4以及PMOS管T2较小的宽长比和NMOS管T3较大的宽长比，确保芯片上电时PMOS管T1的G极为低电位，T1导通。