[发明专利]一种DSP和FPGA紧耦合架构的协同验证方法

说明书

技术领域

本发明涉及FPGA验证和测试领域，尤其涉及一种DSP和FPGA紧耦合架构的协同验证方法。

背景技术

自FPGA概念的提出以来，FPGA因其现场可编程、配置灵活、并行运行的特征，有了极为迅速的发展和运用。利用FPGA在DSP系统中替代传统的ASIC芯片，分流DSP芯片运算负载的架构，即FPGA和DSP紧耦合架构。

随着架构的广泛应用，其开发也出现困境，这种架构验证一般使用HDL语言编写测试平台，这样过程控制会受到限制，使验证的困难增加。

DSP模拟器大部分是基于指令集的模拟，它能够支持外部事件和数据，但是这类模拟器的验证主体一般是DSP软件，提供了对软件调试的支持，而在FPGA和DSP紧耦合架构协同仿真中，测试验证主体是FPGA设计，所以DSP模拟器不需要使用指令级模拟，只要数据流正确就可以；同时这种指令模拟器的仿真速度比较慢，大大降低了协同仿真的速度。

FPGA仿真是对硬件的仿真，模拟器还要将外部的操作反映到硬件引脚，或与硬件引脚相连的总线上，极少的模拟器能实现这种功能，所以模拟器对外部数据和IO的操作不是很灵活。

发明内容

本发明的目的是克服现有技术的不足，提供一种DSP和FPGA紧耦合架构的协同验证方法。

本发明的目的是通过以下技术方案来实现的：一种DSP和FPGA紧耦合架构的协同验证方法，包括如下步骤：

（1）在基于数据流正确的DSP模拟器运行主算法的进程和用户DSP任务，并且实现任务处理、任务调度、中断响应、中断嵌套功能。

（2）打开底层操作系统上的套接字服务器端，快速的响应FPGA仿真器发起的连接，如果没有连接就继续监听，如果有连接就根据FPGA的中断和读写以及退出命令进行相应处理。

（3）DSP模拟器对读写缓冲区进行检查，如果是FPGA的读写请求，如果是请求写，将缓冲区的时序信息和数据传给FPGA模拟器，如果是请求读，就接收FPGA模拟器发送的时序信息和数据。

（4）在FPGA仿真器周期性的调用PLI接口编写轮询DSP模拟器命令，查看DSP是否对FPGA有操作，如果写操作就把DSP模拟器数据写入FPGA的指定引脚，如果是读操作就把相应引脚数据传给DSP模拟器。

（5）FPGA模拟器利用PLI接口编写的中断命令在特定的仿真时刻产生中断信号，通过与DSP端的套接字服务器建立连接，将中断信息传给DSP模拟器。

（6）DSP模拟器根据中断号进行仲裁，如果中断进程的优先级比当前进程高，执行中断程序，如果优先级低于当前进程就忽略中断。

本发明的有益效果是，DSP模拟器是建立在通用操作系统之上、基于数据流正确的模拟器，主要实现任务处理、任务调度、中断处理、中断嵌套功能。这样DSP模拟器运行的速度会大幅度提高。采用HDL语言的PLI接口将DSP模拟器的操作反映到FPGA特定的硬件引脚，或与硬件引脚相连的总线上，提高模拟器对外部数据和IO的操作的灵活性。底层的通信使用通用操作系统中的套接字为基础的CS模式，不需要花时间再去编写DSP和FPGA之间数据通信协议，提高验证效率。

附图说明

图1是DSP和FPGA紧耦合架构的协同验证示意图；

图2是DSP模拟器的服务器端流程图；

图3是DSP模拟器的读写处理流程图；

图4是 PLI应用读信息流程图；

图5是PLI应用写信息流程图；

图6是DSP模拟器中断处理流程图；

图7是FPGA中断处理流程图。

具体实施方式

本发明DSP和FPGA紧耦合架构的协同验证方法，包括如下步骤：

（1）在基于数据流正确的DSP模拟器运行主算法的进程和用户DSP任务，并且实现任务处理、任务调度、中断响应、中断嵌套功能。

（2）打开底层操作系统上的套接字服务器端，快速的响应FPGA仿真器发起的连接，如果没有连接就继续监听，如果有连接就根据FPGA的中断和读写以及退出命令进行相应处理。

（3）DSP模拟器对读写缓冲区进行检查，如果是FPGA的读写请求，如果是请求写，将缓冲区的时序信息和数据传给FPGA模拟器，如果是请求读，就接收FPGA模拟器发送的时序信息和数据。