[发明专利]差动输出电路及半导体器件

说明书

技术领域

本发明涉及一种差动输出电路及半导体器件，如涉及一种向差动输出电路及半导体器件中的晶体管供给偏压的技术。

背景技术

在构成电子设备的LSI内部电路之间、LSI之间、印刷基板之间以及装置之间等进行数据传送时，对于实现高速化的要求越来越高。为了对应这些要求，在进行数据传送时输出差动信号的输出电路中，使用了低电压晶体管以实现高速化及低功耗化的要求。但是，低电压晶体管虽可高速运行，但是对于施加在元件上的过电压的耐久性不高。

因此，如在专利文献1中公开了如下的技术：即，输出电路具有：由分别接收第1输入电压和第2输入电压的第1晶体管和第2晶体管构成的差动对；与所述第1晶体管级联的第1级联晶体管；与所述第2晶体管级联的第2级联晶体管；与接地线连接的第1电阻成分；以及与电源线连接的第2电阻成分；其中，所述第1级联晶体管的栅极和所述第2级联晶体管的栅极彼此连接，且向每个所述栅极供给由所述第1电阻成分和第2电阻成分的电阻分压决定的电位的偏压，所述第1晶体管经由所述第1级联晶体管输出第1输出信号，所述第2晶体管经由所述第2级联晶体管输出第2输出信号。通过采用上述电路，便可在使用了低电压晶体管的数据输出电路中，即使在电路运行时向该电路施加了过电压，也可防止低电压晶体管的元件遭到破坏。

专利文献2中也公开了与专利文献1相同的驱动电路。

专利文献3中公开了经由一对差动信号线输出差动信号的差动发射器。即，差动发射器具有：一端共通连接的第1、第2晶体管；将经由所述差动信号线连接的接收侧的终端电阻作为负载而运行的输入差动对；向所述输入差动对供给定电流的尾电流源；以及设在所述输入差动对和所述差动信号线之间的用于调节所述第1、第2晶体管的负载电阻的阻抗调节部。

专利文献1日本特许第3764158号公报

专利文献2日本特开2010-283499号公报

专利文献3日本特开2009-171403号公报

发明内容

以下对相关技术进行分析。

根据专利文献1及2，可将电源电压进行分压后的偏压供给至第1及第2级联晶体管的栅极。

但是，例如，在将HDMI(High Definition Mult imedia Interface，高清晰多媒体接口)的差动信号进行输出的输出电路中，输出电路被用作漏极开路的CML(Current Mode Logic，电流型逻辑)电路。此时，由于不存在专利文献1、2中所述的电源，所以难于将电源电压进行分压后的偏压供给至第1及第2级联晶体管的栅极。另一方面，虽然专利文献3中公开了漏极开路的CML电路，但是并没有公开如何向晶体管供给适当的偏压的技术。因此，根据以往技术，无法向晶体管供给适当的偏压，也难于使用低耐压的晶体管来实现高可靠性的电路。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

根据本专利说明书一实施方式，差动输出电路具有：由接收互为反相的输入信号的第1及第2晶体管构成的差动对；分别与第1及第2晶体管级联，且与第1及第2晶体管为同一导电型的第3及第4晶体管；分别与第3及第4晶体管各自的漏极连接的第1及第2输出端子；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路。

根据本专利说明书另一实施方式，半导体器件具有：分别接收互为反相的输入信号的第1及第2晶体管；共同连接于第1及第2晶体管的源极的电流源；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管；连接于第3及第4晶体管各自的漏极的第1及第2输出端子；配置在形成第1晶体管至第4晶体管的扩散区域的下部、供给第1及第2输出端子各自电位的中间电位且与第1晶体管至第4晶体管为同一导电型的隔离用阱。

根据本专利说明书的其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；由多个级联晶体管构成的接收检测电路，其中，所述多个级联晶体管的一端接收2个输出端子各自电位的中间电位；将2个输出端子各自电位的中间电位进行分压并输出的分压电路；其中，多个级联晶体管中，接地侧的晶体管在将用于控制是否进行接收检测的检测允许信号接收到栅极的同时从源极输出接收检测信号，其他晶体管将分压电路的输出电压接收到栅极。