[发明专利]一种搜索FPGA软件可运行到的最高频率的方法

说明书

技术领域

本发明涉及FPGA软件流程，尤其涉及一种搜索FPGA软件可运行到的最高频率的方法。

背景技术

FPGA软件所能跑到的最高频率是衡量其性能的一个重要指标，它与用户设置的初始时钟约束有很大关系，不同的初始时钟约束可能导致最终达到的最高频率有很大不同。本发明提出了几种FPGA软件流程可达最高频率的搜索方法与评价指标，基于不同的优化策略进行迭代搜索，从而得到更优的最高频率解集合。

发明内容

因此，本发明的目的是提供一种能够实现上述优点的搜索FPGA软件可运行到的最高频率的方法。

本发明提供了一种搜索FPGA软件可运行到的最高频率的方法,包括：在满足第一条件的情况下，改变FPGA软件时钟周期约束，基于改变后的时钟周期进入迭代运行；在所述迭代运行中，在满足第二条件的情况下，根据FPGA软件的当前时钟余量及其对应的时钟周期，计算出第二条件频率并将其作为FPGA软件可运行到的最高频率；其中，所述时钟余量为FPGA软件约束文件要求的时钟周期与实际布局布线后时钟周期的差值，所述第一条件与FPGA软件的当前时钟余量的正负、预先设定的最大时钟余量和/或时钟余量容限有关，所述第二条件与FPGA软件的当前时钟余量的正负、所述时钟余量容限、或者预先设定的最大迭代次数有关。

优选地，所述第一条件为所述当前时钟余量为负且其绝对值大于最大时钟余量，所述改变为增大时钟周期约束（降低期望频率）；或者所述第一条件为所述当前时钟余量为负并且其绝对值大于最大时钟容限且小于最大时钟余量，所述改变为增大时钟周期约束（降低期望频率）；或者所述第一条件为所述当前时钟余量为正且其绝对值大于最大时钟余量，所述改变为减小时钟周期约束（提高期望频率）；或者所述第一条件为所述当前时钟余量为正并且大于最大时钟容限且小于最大时钟余量，所述改变为减小时钟周期约束（提高期望频率）。

优选地，所述第二条件为所述当前时钟余量为负并且其绝对值小于或等于时钟余量容限；或者所述第二条件为所述当前时钟余量为正并且小于或等于时钟余量容限；或者所述第二条件为FPGA软件迭代运行的次数达到所述最大迭代次数。

优选地，所述方法还包括：根据FPGA软件在所述迭代运行中的一个或多个时钟余量及其对应一个或多个时钟周期，计算出一个或多个第一条件频率：从所述第二条件频率和所述一个或多个第一条件频率中选取最大频率值并将其作为FPGA软件可运行到的最高频率。

所述方法还包括：基于预先设定的搜索步长，在以所述最大频率值为中心的预定区域中，进行正向区域搜索并且进行负向区域搜索，分别得到多个正向区域频率和多个负向区域频率，其中，所述预定区域与预先设定的搜索区间有关，所述正向区域搜索和所述负向区域搜索的步数与所述搜索区间和所述搜索步长相关并且被预先设定；从所述最大频率值、所述多个正向区域频率、和所述多个负向区域频率中选取最大频率值并将其作为FPGA软件可运行到的最高频率。

优选地，所述方法还包括：为FPGA软件设定初始时钟周期，根据所述初始时钟周期及其对应的时钟余量计算出FPGA软件运行的初始频率；其中，当所述最大频率值等于所述初始频率时，所述正向区域频率与所述第二条件频率之差的绝对值大于预先设定的频率容差；其中，当所述最大频率值大于所述初始频率时，所述负向区域频率与所述第二条件频率之差的绝对值大于预先设定的频率容差。

优选地，所述第一条件频率和所述第二条件频率为：1/（FPGA软件当前运行的时钟周期-FPGA软件的当前时钟余量）。

优选地，所述最大时钟余量为预先设定的最大时钟余量比率与FPGA软件当前的时钟周期的乘积。

本发明提出了几种FPGA软件流程可达最高频率的搜索方法与评价指标，基于不同的优化策略进行迭代搜索，从而得到更优的最高频率解集合。

附图说明

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图1是根据本发明实施例的FPGA软件可运行最高频率的搜索方法的流程图；

图2是根据本发明实施例的FPGA软件可运行最高频率的多次迭代搜索的示意图；

图3是根据本发明实施例的FPGA软件可运行最高频率的额外迭代搜索的流程图。

具体实施方式

图1是根据本发明实施例的FPGA软件可运行最高频率的搜索方法的流程图。

如图1所示，该方法共分为五个步骤，其中：