[发明专利]多视区裸眼3D播放系统及其播放方法有效

专利信息
申请号: 201310294734.0 申请日: 2013-07-12
公开(公告)号: CN103391448A 公开(公告)日: 2013-11-13
发明(设计)人: 曹聪;林家用;任振波;安鹏莉;张长杰;毛杰 申请(专利权)人: 上海环鼎影视科技有限公司
主分类号: H04N13/00 分类号: H04N13/00;H04N13/04;G06F3/14
代理公司: 上海晨皓知识产权代理事务所(普通合伙) 31260 代理人: 成丽杰
地址: 201210 上海市浦东新*** 国省代码: 上海;31
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摘要:
搜索关键词: 多视区 裸眼 播放 系统 及其 方法
【说明书】:

【技术领域】

发明涉及一种多视区裸眼3D显示的方法,属于播放显示的技术领域,具体涉及一种采用LED屏进行裸眼3D显示。

【背景技术】

所谓裸眼3D显示技术是指将原有3D信号流中的左右眼图像进行分离,然后通过双目视差原理,不用佩戴眼镜和头盔就可以直接呈现立体效果。

目前流行的集中3D技术都需要额外佩戴观看用具,通过观看用具区分出左右眼不同画面,从而得到观赏3D的效果。佩戴的观看用具不外乎眼镜和头盔,长时间佩戴会让人觉得疲惫和头疼,特别是对于已经有近视,需要佩戴近视眼镜的人而言以这种方式观看3D视频,负担较重。

目前的裸眼3D技术还不成熟,对于裸眼3D显示技术,采用液晶显示屏只是小范围单视角的观察,只适合室内使用。

目前最为热门也最为困难的是将裸眼3D技术应用到户外大型LED屏上。在户外大型LED屏上采用裸眼3D,就要求可视范围广,能够在多角度的范围内观察到3D效果;采用从电脑上的3D片源进行播放时,一般情况电脑输出VGA信号,是一种模拟信号,而3D播放需要的数字信号,所以不能直接播放,需要一个信号转化处理过程。信号转化处理繁琐,会使系统更加复杂,而编程难度加大。导致整个方案更加难以稳定流程地实现。

【发明内容】

本发明针对以上情况提出了一种适合户外LED显示屏进行裸眼多视区3D显示的3D播放系统和播放方法。

本发明所涉及的一种多视区裸眼3D播放系统,包括视频解码单元和视频显示单元,该视频解码单元接收电脑和显卡处的视频信息并进行视频解码处理,将DVI(Digital Visual Interface数字视频接口,该数字视频接口有DVI-A、DVI-D和DVI-I三种不同接口形式,其中DVI-D只有数字接口)信号处理成为两路LVDS信号(Low-Voltage Differential Signaling低压差分信号)发送至视频显示单元,通过视频显示单元分别将对应左眼和右眼的两路信号转换为全数字输出的DVI-D信号,并加载到LED显示屏上,进行LED屏裸眼3D播放。

该视频解码单元包括写数据缓冲模块、数据位数转换模块、SDRAM控制器、读操作模块、写操作模块、读数据缓冲模块、现场可编程门阵列控制板(FPGA控制板)和低压差分信号(LVDS)发生器;该写数据缓冲模块输入端连接至电脑和显卡,该写数据缓冲模块输出端连接数据位数转换模块,该数据位数转换模块转换位数后存入SDRAM控制器,SDRAM控制器控制读操作模块进行读操作,控制写操作模块进行写操作;该写数据缓冲模块的数据送至FPGA控制板,通过读数据缓冲模块将SDRAM的数据转成3D所需要的LVDS信号,发送到LVDS发生器。

该视频显示单元包括两路信号传递线,分别是右眼信号传递线和左眼信号传递线,该每路信号传递线都包括依次信号连接的信号转换器、信号分频器、LED控制器和外部接口,该两路信号传递线接收由视频解码单元输出的两路LVDS信号。

一种多视区裸眼3D播放方法,运用多视区裸眼3D播放系统,该系统中的视频解码单元接收显卡直接输出3D视频的DVI信号,而后将信号高速缓存并采用视频分离芯片将左右眼图像分离,通过高速视频无损时钟同步分割技术,同步输出双通道的LVDS信号,实现数据传送;该视频显示单元:将双通道的LVDS信号转换为全数字输出的DVI-D信号,数字信号通过分频器分别将左眼信号分成N路,将右眼信号分成N路。通过网卡同步发送到LED控制系统,通过LED显示屏进行播放。

该视频解码单元包括写数据缓冲模块、数据位数转换模块、SDRAM控制器、读操作模块、写操作模块、读数据缓冲模块、现场可编程门阵列控制板(FPGA控制板)和低压差分信号(LVDS)发生器;该写数据缓冲模块过渡存储电脑和显卡装置输出的DVI信号,数据位数转换模块转换写数据缓冲模块中数据的数位,让数据数位大小符合SDRAM标准位数要求;经过数据位数转换模块转换位数后存入SDRAM控制器,SDRAM控制器控制读操作模块进行读操作,控制写操作模块进行写操作;该写数据缓冲模块的数据送至FPGA控制板,通过读数据缓冲模块将SDRAM的数据转成3D所需要的LVDS信号,发送到LVDS发生器。

该视频解码单元还包括时钟同步控制器,该时钟同步控制器与FPGA控制板连接,并受FPGA控制板控制;该时钟同步控制器控制信号同时输出,由视频解码单元输出两路LVDS信号,同步地传输至视频显示单元。

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