[发明专利]基于FPGA的全相位OFDM系统设计无效
申请号: | 201310288919.0 | 申请日: | 2013-07-11 |
公开(公告)号: | CN103338178A | 公开(公告)日: | 2013-10-02 |
发明(设计)人: | 杨军;于艳艳;其他发明人请求不公开姓名 | 申请(专利权)人: | 云南大学 |
主分类号: | H04L27/26 | 分类号: | H04L27/26 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 650091 云*** | 国省代码: | 云南;53 |
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摘要: | |||
搜索关键词: | 基于 fpga 相位 ofdm 系统 设计 | ||
技术领域
本发明涉及一种基于FPGA的全相位OFDM系统设计,OFDM是一种多载波传输技术,具有频谱利用效率较高、抗符号间干扰能力强、载波数据率可灵活调制等特点,可被广泛应用于信号处理、无线通信、无线传输等领域。
背景技术
正交频分复用技术(OFDM)是一种特殊形式的多载波调制技术,在非对称数字用户线(ADSL)中,也被称为离散多音调调制(DMT)。它利用逆快速傅立叶变换(IFFT)和快速傅立叶变换(FFT)来分别实现调制和解调,是实现复杂度最低、应用最广的一种多载波调制方案。正交频分复用系统采用DFT变换实现了各子载波的正交调制,且具有很好的性能。其设计的OFDM系统信号在传输信号时,抗杂波干扰能力尤其突出,由于该系统的不同子载波之间可正交传输,更是极大地提高了传输频带的利用效率。在多径信道传输环境下,宽带通过性会受到频率选择性衰落的影响。在这种情况下,正交频分复用系统可以采用较低的数据率,可显著降低这种频率选择性衰落影响。
全相位FFT处理技术具有抑制频谱泄露以及降低子载波间干扰的优良特性,在OFDM无线通信领域,OFDM系统对频率偏移和相位噪声很敏感,频偏和相位噪声会使各个子载波之间的正交特性恶化。即使只有百分之一的频率偏移也会极易导致正交频分复用系统的各个子载波失去正交性,从而引起误码率的升高,影响系统的正常工作。针对FFT频率偏移和相位噪音这一问题,采用全相位FFT(APFFT)处理器,利用自身的频谱分析功能来实现对信号相位和振幅的判决,具有优良的抑制谱泄露的能力。
由于FPGA的并行及动态可重构的特性,很好地在硬件上模拟了采用全相位数据预处理技术后的OFDM系统的处理效率及开销情况。该系统的低功耗、高集成度和稳定性对OFDM系统的进一步改进具有参考意义,也具有一定的应用前景,具有较高的实用价值。
发明内容
为了解决在时变激励环境下信号易产生相位偏移,造成载波信号噪声的问题,采用全相位信号预处理技术的FFT具有“相位不变性”的特点,选择无窗全相位预处理方法来实现本系统的全相位处理模块,在实现的OFDM系统的基础上,将基于FPGA实现的全相位FFT处理器引入到该OFDM基带传输系统中,研究表明使用该技术的OFDM系统可有效解决相位误差,显著降低噪声功率。
本系统基于对FPGA技术及OFDM系统的相关研究,主要对OFDM系统的发展现状及技术原理进行了介绍,并通过对OFDM基带传输系统的分析,采用FPGA技术实现了一种OFDM基带传输系统,包括FFT/IFFT、信道编解码、交织及解交织、星座映射及解映射、卷积编码和viterbi编码等关键模块。系统总体设计结构图如图1所示。
1. 全相位FFT处理单元
将原始输入信号进行全相位数据预处理后,再通过FFT变换来处理,这种方法称之为全相位快速傅里叶变换(APFFT),该方法考虑了输入数据的所有长度为N的分段情况,那么该数据也就遍历了长度为N的分段的所有起始相位。在全相位FFT处理过程中,计算的复杂度要大大增加,由于一次FFT处理由原来的直接计算变成了现在需要计算N次,当N比较大时,对FFT处理器来说其时间开销太大,因此要在输入FFT处理器之前将数据进行汇聚处理。根据全相位数据预处理技术,将数据进行该处理后再进行FFT处理,这样APFFT计算的时间复杂度就与FFT近似相同,且其处理结果与N次FFT处理后再加权求和的结果是等价的。该APFFT处理器的基本硬件结构包括FFT处理模块,预处理数据存储模块及读写地址产生模块等。
2. 系统基带信号传输处理单元
OFDM信号处理分为发送端和接受端两个部分。在系统中的正交调制采用DFT/IDFT的快速算法FFT/IFFT,发送端的IFFT负责将输入的信号由频域转换到时域,而接收端的FFT则负责将信号再分解到频域。发送端和接收端的工作原理如图2所示。
1)信道编解码模块
在数字通信中,数字信息交换和传输过程中所遇到的主要问题就是可靠性问题,即在交换和传输的过程中的差错及其处理问题。主要原因是由于信道特性不理想以及加性噪声和人为干扰的影响,使接收端产生错误判决,采用差错控制编码之后可以显著降低误码率。为加快系统开发效率,并提高系统准确率,本系统直接使用ALTERA公司开发的Quartus II集成开发环境提供的IP核Reed-Solomon Compiler来完成Reed-Solomon编码器和译码器。RS编码器的电路原理图和RS译码器的结构设计图分别如图3和图4所示。
2)交织和解交织模块
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