[发明专利]一种测试基板及采用该测试基板制造的探针卡

说明书

技术领域

本发明涉及一种测试基板及采用该测试基板制造的探针卡，具体是一种在半导体制造业，用来对芯片进行检测的一种测试基板及采用该测试基板制造的探针卡，属于电子测试技术领域。

背景技术

随着芯片制造工艺的不断进步，芯片的体积不断减小同时运算速度不断提高。然而，随着半导体制成工艺进入深纳米级，芯片的性能已经无法像原来那样继续提高，主要受以下因素影响：（1）芯片互连上的延迟已经取代器件本身的延迟，成为提高芯片速率的最大障碍；（2）随着集成度的不断提高，芯片中集成了更多数量的不同工艺的器件，如数字逻辑器件、模拟器件和射频器件等，芯片中器件数量的增加导致芯片的面积增大，同时不同器件间的连线也随之增加，同时使芯片制造工艺的复杂度也不断增加，严重影响进一步提高芯片的集成度和运行速度。为了延续摩尔定律，产生了三维芯片的技术思路。

三维芯片是指将未封装的晶片10在垂直方向上进行堆叠，并封装成一颗完整的芯片。这些堆叠在一起的晶片10通过一种叫做“过硅穿孔”（Through Silicon Via，简称TSV）的技术来互相传递信号。图1a为两层晶片10堆叠在一起的立体图，如图1a所示，第一层晶片10的衬底20被削薄后就可以让待测触点7，在三维芯片中即为过硅穿孔穿透第一层晶片10的衬底20。过硅穿孔与第二层晶片10的晶片布线层11连在一起，起到了在晶片器件层12传递信号（包括数据/电源/接地/时钟信号）的作用。图1b中显示了三个晶片10，通过粘合层22粘结堆叠在一起的剖面图，如图1b所示，每一层晶片10都通过待测触点7，即过硅穿孔和相邻晶片10建立了信号联系。通过三维芯片的方式，增大了芯片中器件的集成密度，减少信号延迟，降低芯片功耗，更重要的是，不同工艺的芯片可以通过堆叠方式集成在一起，减少了多工艺芯片制造的成本和风险。但是三维芯片在制造过程中引入的各种缺陷导致三维芯片的良品率过低。其中很重要的一个原因是晶片10在堆叠封装前没有进行检测，而在晶片10上形成过硅穿孔的工艺非常复杂，很容易在形成过硅穿孔时给晶片10带来缺陷导致晶片无法正常使用，而将未经检测的多片晶片10进行堆叠封装后，任何一个晶片10发生故障，都将导致整个三维芯片无法使用，这就导致了三维芯片的良品率过低。

为了解决这一难题，业界和学术界提出了一种可以有效提高三维芯片良品率的方法，即堆叠前测试。其基本原理就是在堆叠封装前先对晶片10进行测试，把有故障的晶片10丢弃，以保障进行堆叠封装的晶片10都是无故障的晶片，提高三维芯片的良品率。但是，晶片10在堆叠封装前只是一片裸晶片，其不具有任何可以外接测试工具的管脚，因此如何将测试信号输入到晶片10上的器件中以及如何将测试信号从晶片10上的器件中引出成为一个难题。

现有的堆叠前测试方案主要分为两类：

（1）正面探测，如图2a所示，即测试探针13不直接接触待测触点7，即过硅穿孔，而是通过触碰晶片10正面专门设计的测试衬垫19来传递测试信号。正面探测的优点是不用磨薄晶片10，但缺点就是测试衬垫19面积比较大，占用较多的片上面积，增加了测试时间和成本，而且过硅穿孔的另一端埋在晶片衬底20中，无法直接对过硅穿孔进行测试。为了解决这一问题，有研究人员设计出内建自检（built in self test）结构对过硅穿孔进行测试，如M.Cho,C.Liu,D.Kim,S.Lim,和S.Mukhopadhyay,在IEEE/ACM Int,Conf.（美国计算机学会/电子和电气工程师协会国际学术会议）以及Computer-Aided Design,pp.694-697,2010.（2010年计算机辅助设计694到697页）发表的论文“Design Method and Test Structure to Characterize and Repair TSV Defect Induced Signal Degradation in3D System”就介绍了这样一种方案，但这类方法需要为每个过硅穿孔设计对应的自检结构电路。目前三维芯片中往往有上千个过硅穿孔，密度也在10000/mm²上下，因此这类方法会占用大量的芯片面积和布线资源。而且自检结构电路往往有很多模拟器件，在数字器件中加入模拟器件，不但极大的增加了制造成本，而且这些模拟器件非常容易受到周围数字电路的干扰，导致较大的测试误差，另外，上述方法只提供了对过硅穿孔的测试，而无法通过过硅穿孔测试晶片10上的电路。