[发明专利]一种FPGA芯片的错误检测方法和电路

说明书

技术领域

本发明涉及FPGA芯片，更具体的讲涉及FPGA芯片的错误检测电路。

背景技术

在生产测试中，要对芯片的每条路径进行固定故障检测，以保证芯片中的每条路径都无错误单元。对于FPGA芯片，由于其80%的面积为互连单元，要保证在有限的配置条件下每条互连路径都测试到。为完成这类测试，可以根据互连结构的特点，设计专门的软件算法，在一次配置下，尽可能多的测试到更多的路径，这种做法的优点是可以很快的得到大量的测试用例，缺点是很难达到100%的覆盖率。也可以根据互连结构的特点，手工的创建测试用例，其优点是每个例子都是有规律可循的，可以方便的得知哪些路径还未测试到，容易达到100%的测试覆盖率，其缺点是手工创建用例耗时较长。无论是软件算法实现还是手工创建，都需要根据互连结构的特点来设计每个例子的绕线路径，且每个例子的结果要可观测，可通过JTAG扫描链或通过IO输出。

发明内容

本发明的目的是提供能够克服以上问题的FPGA芯片。

本发明提供了一种FPGA芯片，包括：互连结构（xbar）和位于互连结构中的第一级错误检测单元，互连结构包括多个多路复用器，第一级错误检测单元包括逻辑电路，其中，所述互连结构的多个多路复用器接收输入的数字激励信号并输出第一数字信号，所述第一级错误检测单元基于逻辑电路对输入的第一数字信号进行逻辑运算并输出第二数字信号作为检测信号，由此判断互连结构是否存在错误。

输入互连结构的多个多路复用器的数字激励信号相同。第一级错误检测单元的逻辑电路包括与非门以及或非门。

FPGA芯片包括至少另一级错误检测单元，所述至少另一极错误检测单元包括逻辑电路，所述逻辑电路对第一级错误检测单元输出的第二数字信号进行逻辑运算并输出第三数字信号作为检测信号。

附图说明

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。附图中，

图1是本发明实施例的错误检测电路的结构示意图；

图2是图1所示的第一级错误检测单元的电路图；

图3是图1所示的第二级错误检测单元的电路图；

图4是本发明实施例的错误检测单元在FPGA芯片上的应用结构示意图。

具体实施方式

图1是本发明实施例的错误检测电路的结构示意图。如图1所示，该错误检测电路包括两级错误检测单元。

第一级错误检测单元包括多个错误检测单元11。每一个错误检测单元11对应于一个FPGA基本互连单元（xbar）。FPGA基本互连单元（xbar）可以包括多个多路复用器。通过向FPGA基本互连单元输入相同的数字激励信号，FPGA互连单元产生多组0或1的数字信号。错误检测单元11包括与非门和或非门，前述数字信号输入错误检测单元11的与非门和或非门产生两组数字信号作为输出信号。第一级错误检测单元的输出信号作为第二级错误检测单元的输入信号。

第二级错误检测单元12也可包括一个与非门和一个或非门，该与非门和或非门分别输入第一级错误检测单元产生的多组数字信号并输出两组数字信号作为输出信号，该输出信号输入数字信号检测器对检测结果进行观测。

本发明实施例中的错误检测单元不需要考虑互联单元之间的互联关系和设计特点，通过给芯片中的每组多路复用器输入相同的激励信号产生多组数字信号并将产生的数字信号输入错误检测单元，观测错误检测单元中逻辑电路与非门和或非门输出的数字信号可对测试芯片进行检测。

图2是图1所示的第一级错误检测单元的电路图。如图2所示，这是图1的第一级错误检测单元中的一个错误检测单元的电路图。在图中有由上到下排列的多组（行）多路复用器，每组多路复用器至少包括一个多路复用器。这几组多路复用器构成一个FPGA基本互连单元，也就是测试对象。

在每组多路复用器中输入相同的数字激励信号，其中数字激励信号为一组0/1序列，该数字激励信号输入每组多路复用器产生一组数字信号。当每组多路复用器中无错误单元时输入的数字信号和每组多路复用器输出的数字信号相一致。每多路复用器产生的数字信号分别输入到与非门以及或非门的输入端并产生输出信号。

在一个例子中，第一组多路复用器包括一个错误单元，该错误单元的输出恒锁定为1。当数字激励信号为1时，数字激励信号输入多组多路复用器中并产生数字信号，第一组多路复用器输出数字信号1，其它几组多路复用器输出也为1，数字信号输入到与非门和或非门的输入端，其输出信号均为0。