[发明专利]一种在飞控计算机内实现晶振双冗余的方法

说明书

技术领域

本发明涉及一种在飞控计算机内实现晶振双冗余的方法，适用于基于DSP和FPGA架构的飞控计算机时钟高可靠性设计领域。

背景技术

随着国防信息处理技术的不断发展,目前大量的飞控计算机都采用了DSP+FPGA的嵌入式架构，而DSP和FPGA都需要引入晶振时钟。晶振是飞控计算机上的三大关键器件之一(DSP、FPGA和晶振)，也是各板卡的“心跳”发生器。目前的晶振(专指有源晶振)使用方法主要有两种：一是用两个晶振，分别送入DSP和FPGA。二是用一个晶振，由时钟驱动器驱动后，再分别送入DSP和FPGA。

上述两种晶振接入方法，有着一个共同的致命缺陷：如果任意一路晶振停振时，则DSP或FPGA将停止工作，进而由DSP+FPGA架构组成的飞控计算机将无法使用，而晶振停振是晶振最主要的失效模式(失效比例高达80%)，因此上述两种晶振接入方法，大大降低了飞控计算机时钟使用的可靠性。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种在飞控计算机内实现晶振双冗余的方法，实现了任意一路晶振停振时，另一路晶振同时为DSP和FPGA提供可靠稳定的时钟信号，保证飞控计算机时钟使用的高可靠性。

本发明的技术解决方案是：

一种在飞控计算机内实现晶振双冗余的方法包括步骤如下：

（1）将双晶振时钟信号接入FPGA，FPGA包括晶振时钟互检测模块、时钟切换模块和复位模块，利用FPGA晶振时钟互检测模块实现双晶振之间的频率互检测；

（2）如果双晶振都工作正常，则FPGA将其中一路晶振接入DSP为DSP提供时钟信号，另一路晶振接入FPGA为FPGA提供时钟信号；如果接入DSP的晶振突然停振进入步骤（3）；如果接入FPGA的晶振突然停振进入步骤（4）；

（3）FPGA晶振时钟互检测模块输出报警信号到FPGA时钟切换模块进行时钟信号的切换，接入FPGA的时钟信号经FPGA内锁相环(PLL)变频为与停振晶振相同频率的时钟信号供给DSP使用，并通过复位模块复位DSP和FPGA的其余工作模块，同时接入FPGA的时钟信号继续为FPGA提供时钟；

（4）FPGA晶振时钟互检测模块输出报警信号到FPGA时钟切换模块进行时钟信号的切换，接入DSP的时钟信号经FPGA内锁相环(PLL)变频为与停振晶振相同频率的时钟信号供给FPGA使用，并通过复位模块复位DSP和FPGA的其余工作模块，同时接入DSP的时钟信号继续为DSP提供时钟。

所述的FPGA晶振时钟互检测模块包括分频模块、两个频率判别模块、报警判别模块，分频模块将双晶振时钟信号分频为低频时钟和高频时钟信号，在频率判别模块内通过用低频时钟作定时信号对高频时钟进行计数来实现双晶振之间的互检测。报警判别模块根据频率判别模块结果，在某一晶振停振时输出相应晶振停振的报警信号。

所述的复位模块在未断电情况下复位DSP和FPGA其余工作模块，配合切换后的时钟使飞控计算机重新恢复工作，在双晶振都正常工作时，复位模块不起作用。

本发明与现有技术相比的有益效果是：

（1）本发明不引入第三方时钟，实现了双晶振时钟是否停振的互检测，提高了系统的高效性和便捷性；

（2）任意一路晶振停振时，系统自动完成时钟实时切换，由另一晶振同时为DSP和FPGA提供时钟信号，提高了飞控计算机时钟使用的可靠性。

（3）此晶振双冗余设计方法通用性强，不增加器件，硬件成本低，可靠性高，利于推广应用。

附图说明

图1为本发明实现的晶振双冗余设计方法框图；

图2为本发明实现的晶振时钟互检测模块框图；

图3为本发明实现的时钟切换模块和复位模块框图。

具体实施方式

下面结合附图对本发明的具体实施方式进行进一步的详细描述。