[发明专利]非易失性存储装置、操作方法和具有其的数据处理系统

说明书

提供了一种根据编程和验证（PNV）操作将数据写入存储器单元的非易失性存储装置，其中，所述非易失性存储装置在第一时间期间执行用于第一数据的PNV操作，以及在第一时间期间执行用于第二数据的多个PNV操作。

相关申请的交叉引用

本申请要求2012年12月12日向韩国知识产权局提交的申请号为10-2012-0144310的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及半导体装置，更具体而言，涉及非易失性存储装置、非易失性存储装置的操作方法，以及具有非易失性存储装置的数据处理系统。

背景技术

非易失性存储装置可以包括快闪存储器、相变RAM（PCRAM）、阻变RAM（ReRAM）、磁性RAM（MRAM）等。具体地，PCRAM或MRAM是根据电流驱动方法来写入和感测数据的非易失性存储装置。

在非易失性存储器单元的编程操作期间，执行编程和验证（PNV）操作以准确地写入数据。

具体地，在基于电流驱动方法的非易失性存储装置中，由于编程路径上存在的各种因素以及每个单元的不一致的电阻分布，在编程操作之后每个单元的电阻分布可能偏离期望的范围。当电阻分布偏离期望的范围时，感测余量可能降低。在此情况下，不能保证读取数据的可靠性。因此，非易失性存储装置的编程操作伴随验证过程，通过验证过程将每个单元的电阻分布调整在期望的范围内。

一般地，在数据写入操作的一个时段将PNV（编程和验证）脉冲（a）使能，在PNV时段的一部分将编程脉冲（b）使能以将数据写入单元中。此外，在编程脉冲（b）被禁止之后，将验证和比较脉冲（c）使能以检查是否已将准确的数据写入到单元中，由此判断是否需要额外的编程操作。

非易失性存储装置已经从单电平单元（SLC）方法发展到多电平单元（MLC）方法。不管非易失性存储装置是基于SLC方法还是MLC方法来实现，都要根据预定的定时来执行用于每个数据电平的PNV过程。

参见图2，（a）表示在将所有数据编程到存储器单元阵列时被使能的脉冲（t101至t108），例如，写入使能脉冲WE。这里，t101至t108可以是定时时段。此外，（b1）、（b2）以及（b3）表示写入具有较长编程时间的数据（例如，第一数据）时的PNV脉冲，（c1）、（c2）以及（c3）表示写入具有较短编程时间的数据（例如，第二数据）时的PNV脉冲。

参见（b1）和（c1），在时间点t101，用于写入第一数据和第二数据的PNV脉冲在与脉冲（a）被使能的相同时间被使能。在此情况下，由于用于第二数据的PNV时间较短，所以用于第二数据的PNV脉冲在时间点t102被禁止，而用于第一数据的PNV脉冲在时间点t103被禁止。

因此，在用于第二数据的PNV脉冲被禁止之后到用于第一数据的PNV脉冲被禁止为止所需的时间Δt1期间，执行用于第二数据的编程操作的器件处于等待状态。

参见（b2）和（c2），用于第一数据的PNV脉冲在时间点t101被使能以执行PNV操作。此时，用于第二数据的PNV脉冲被禁止。当用于第一数据的PNV脉冲在时间点t103被禁止之后，用于第二数据的PNV脉冲从时间点t104至时间点t105被使能以执行用于第二数据的PNV操作。然后，用于第一数据的PNV脉冲在时间点t106再次被使能。

在此情况下，在执行用于第一数据的PNV操作（Δt2）时，执行用于第二数据的PNV操作的器件处于等待状态，以及在执行用于第二数据的PNV操作（Δt3）时，执行用于第一数据的PNV操作的器件处于等待状态。

参见（b3）和（c3），在用于第一数据的PNV操作（t101～t107）完成之后，执行用于第二数据的PNV操作（t107～t108）。因此，在时间Δt4期间，执行用于第二数据的PNV操作的器件处于等待状态，在时间Δt5期间，执行用于第一数据的PNV操作的器件处于等待状态。