[发明专利]并行测试器件

说明书

技术领域

本发明涉及半导体测试技术领域，特别涉及一种并行测试器件。 

背景技术

半导体组件的制造过程中，大致上可分为晶圆制程、晶圆测试、封装及最后的测试，晶圆制程是在硅晶圆上制作电子电路组件，制作完成之后，晶圆上变成一个个的晶粒，接着测试步骤针对晶粒作电性测试，将不合格的晶粒淘汰，并将晶圆切割成若干个晶粒，而封装时将合格的晶粒经过包装与打线的步骤，使晶粒成为集成电路，最后要再经过电性测试确保集成电路的质量。 

目前随着增加测试数量及节省测试时间要求的提出，已经开发出一种并行测试系统，可以同时对多个器件进行测试。在测试机的探针卡上配置多个测试器件所对应的探针，通过测试机载入相应的测试程序，同时对多个器件加电压并测试电流。 

在当前的半导体制造工艺中，除P型金属-氧化物-半导体结构晶体管（PMOS）区域及深阱区域，其他都为p型阱。如图1所示，p阱101与基极103为相同型导体，即便有浅沟道隔离层104，在栅极102下的p阱101中产生的漏电流也能流到基极103端，在基极103能检测到p阱101的漏电流。然而因为只有少部分区域为n型阱，其余都为p型阱，这就导致所有N型金属-氧化物-半导体结构晶体管（NMOS）的基极漏电流实际上是串联在一起的，如图2所示，如果两个器件同时加电压量测基极101与102的漏电流，两个器件的基极漏电流会相互干扰。而对于有些可靠性项目而言，基极漏电流是判断可靠性性能的重要因素，因此不正确的基极漏电流会影响器件可靠性的评价。 

发明内容

本发明提供了一种并行测试器件，以解决现有并行测试技术中基极漏电流 相互干扰影响可靠性评价的问题。 

本发明提供的并行测试器件，包括： 

半导体衬底； 

第一掺杂阱，位于所述半导体衬底内； 

栅极结构，位于所述第一掺杂阱上方的半导体衬底表面； 

源级和漏极，分别位于所述栅极结构两侧的第一掺杂阱内； 

两个基极，位于所述第一掺杂阱内，分别与源级和漏极相邻，通过第一浅沟道隔离结构与所述源级和漏极相隔离； 

以及半导体衬底内的第二掺杂阱，包围所述第一掺杂阱、源级、漏极和基极，并通过第二浅沟道隔离结构隔离，所述第二掺杂阱与所述第一掺杂阱掺杂类型相反。 

进一步的，所述第一掺杂阱为P阱，第二掺杂阱为N阱。 

进一步的，所述源级与漏极的导电类型为N型。 

进一步的，所述基极的导电类型与第一掺杂阱相同。 

进一步的，所述第二掺杂阱为环型。 

与现有技术相比，本发明具有以下优点： 

本发明通过在并行测试器件上设置包围第一掺杂阱、源级、漏极和基极在内的第二掺杂阱，第二掺杂阱的掺杂类型与第一掺杂阱相反，来隔断不同器件之间的基极，防止在并行测试时相同类型的器件基极漏电流相互干扰，从而测量到正确的漏电流，提高测试结果的可靠性以及测试效率。 

附图说明

图1是现有的并行测试器件的剖面示意图。 

图2是现有的并行测试中测试器件的剖面示意图。 

图3为本发明一实施例提供的并行测试器件的剖面示意图。 

图4为本发明一实施例提供的并行测试器件的俯视图。 

具体实施方式

以下结合附图和具体实施例对本发明提出的并行测试器件及其方法做进一 步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚，需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。 

本发明的核心思想在于，提供一种并行测试器件及并行测试方法，所述并行测试器件上设置有第二掺杂阱，与栅极结构下方的第一掺杂阱的掺杂类型相反，避免并行测试时相同类型的器件基极串联造成漏电流相互干扰，从而测量到正确的漏电流。 

请参考图3，其为本发明一实施例提供的并行测试器件剖面示意图，如图3所示，并行测试器件包括： 

半导体衬底200； 

第一掺杂阱201，位于所述半导体衬底200内； 

栅极结构202，位于所述第一掺杂阱201上方的半导体衬底200表面； 

源级203和漏极204，分别位于所述栅极结构202两侧的第一掺杂阱201内； 

两个基极205和206，位于所述第一掺杂阱201内，分别与源级203和漏极204相邻，通过第一浅沟道隔离结构207和208与所述源级203和漏极204相隔离；