[发明专利]多电压域电源调整型压控振荡器的保护方法及电路

说明书

技术领域

本发明涉及一种多电压域电源调整型压控振荡器的保护方法及电路。

背景技术

压控振荡器(VCO)是锁相环(Phase Locked Loop，PLL)和时钟数据恢复(Clock and Data Recovery，CDR)电路的重要部件，它产生随输入的控制电压的变化而变化的频率。在高速串并信号转换接口(Serdes)应用领域，为了满足高速数据传输和系统兼容性的需要，压控振荡器(VCO)必须同时支持较高的输出频率和较大的调节范围。

片上系统中，为了使压控振荡器输出较高的频率，延时单元(Delay Cell)通常采用较低的数字电压域电源供电。随着集成电路工艺的进步，电源电压不断下降，阈值电压和电源电压不成比例的变化使电源调整型压控振荡器的偏置电路的调节范围变的非常有限。

请参见图1，为现有的一种宽调节范围，可产生较高频率的电源调整型压控振荡器，它采用多电压域实现。控制电压(Vctrl)通过M1，M2，M3转换为控制电流，调制环振的输出频率，C3为电路提供高阶极点，避免环路出现较大的频率过冲。图中的偏置电路完成电压-电流转换，采用高电压域晶体管，可以承受较高的栅源电压(Vgs)和源漏电压(Vds)，较高的电源电压(VDDA)易于满足晶体管工作于饱和区的条件，即Vds＞Vgs-Vth，实现控制电压(Vctrl)的宽调节范围，降低VCO的增益灵敏度。在此基础上还可扩展M3漏极到环振电源的路径，使其具有较高的电源噪声抑制比，有利于减小输出抖动；环振由低电压域晶体管构成，可以实现较高的振荡频率。

图1所示的结构可以有效的解决调节范围，电源噪声抑制和输出频率之间的矛盾，然而，图1所示的结构，如果操作不当，M3的漏极电流有可能会超出设计所允许的最大值，此时即使环路可以锁定，但是由于器件长时间工作于超负荷状态，势必会降低其安全性和可靠性。

对环振而言，影响主要表现在：

(1)环振电源(VDDOSC)连接M3的漏极和环振延时单元PMOS管的源极，它们属于不同的电压域晶体管，模拟电源VDDA的电压要高出数字电源VDD电压很多，如果M3漏极输出的控制电流过大，环振电源有限的节点电容会使环振电源电压超出其额定值。

(2)环振是锁相环(PLL)中高频时钟的产生模块，处于最高频时钟域，延时单元之间的互连极易发生电迁移，较大的充放电流加剧了这种效应，如果低电压域的晶体管流过的电流过大，芯片有可能被烧毁。

因此，图1中所示的结构中芯片可能长时间工作于超负荷状态，芯片工作的安全性与可靠性较差。

请参见图2，通过运放低输出阻抗电压跟随器，将环振电源(VDDOSC)钳位在固定的电平上，环振的输出频率仅受M3漏极电流的控制。该结构虽然可使VDDOSC节点电压不会超出额定值，但是无法顾及大电流对电路可靠性可能造成的影响。

发明内容

为解决上述技术问题，本发明提供一种多电压域电源调整型压控振荡器的保护方法及电路。

为实现上述目的，本发明提供的技术方案是：一种多电压域电源调整型压控振荡器的保护方法，所述保护方法包括以下步骤：a.检测环振的电源电压；b.在高电压域将环振电源电压和基准电压进行比较，并将比较结果转换为一对互补的逻辑电平；c.将高电压域的逻辑电平转换为低电压域的逻辑电平；d.判断锁相环处于频率过冲状态还是处于锁定状态，若处于锁定状态且环振电源超出其额定电压，通过调节管对环振电源节点进行放电。

优选的，所述步骤b具体为：将所述电压的比较结果量化为模拟电压域的一对互补的逻辑电平。

优选的，所述步骤c具体为：将所述模拟电压域的一对互补的逻辑电平转换为数字电压域的逻辑电平。

优选的，所述步骤d具体为：将环振的电源处于过压状态的时间与锁相环的锁定时间相比较。

优选的，所述高电压域为模拟电压域，所述低电压域为数字电压域。

本发明提供的另一技术方案是：一种多电压域电源调整型压控振荡器的保护电路，包括：电压比较器，检测所述多电压域电源调整型压控振荡器的环振的电源电压，和基准电压进行比较；反相器，将所述电压比较器的输出量化为模拟电压域的一对互补的逻辑电平；模拟数字电压域电平转换电路，将所述模拟电压域的一对互补的逻辑电平转换为数字电压域的逻辑电平；D触发器和吞脉冲计数器，判断环振的电源的过压状态是否发生在锁相环锁定状态；调节管，调节环振电源至正常范围内。