[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种改进双大马士革工艺的方法。

背景技术

在半导体器件的后段制程（BEOL）中，通常采用双大马士革工艺形成半导体器件中的铜金属互连层，图1A-图1E示出了一种双大马士革工艺过程。

首先，如图1A所示，提供半导体衬底100，采用化学气相沉积工艺在半导体衬底100上依次形成蚀刻停止层101、低k介电层102、缓冲层103和硬掩膜层104。

在半导体衬底100上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指在BEOL之前形成的器件，在此并不对前端器件的具体结构进行限定。通常采用超低k介电材料构成低k介电层102，所述超低k介电材料是指介电常数（k值）小于2的介电材料。缓冲层103由自下而上依次堆叠的OMCTS（八甲基环化四硅氧烷）层103a和TEOS（正硅酸乙酯）层103b构成，TEOS层103b的作用是在后续研磨填充的铜互连金属时避免机械应力对超低k介电材料的多孔化结构造成损伤，OMCTS层103a的作用是作为超低k介电材料和TEOS之间的过渡材料层以增加二者之间的附着力。硬掩膜层104由自下而上依次堆叠的金属硬掩膜层104a和氧化物硬掩膜层104b构成，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度。

接着，如图1B所示，在硬掩膜层104中形成第一开口105，以露出下方的缓冲层103。所述第一开口105用作铜金属互连结构中的沟槽的图案，其可以包括多个具有不同特征尺寸的图形。

接着，如图1C所示，在缓冲层103和低k介电层102中形成第二开口106，所述第二开口106用作铜金属互连结构中的通孔的图案，其也可以包括多个具有不同特征尺寸的图形。

接着，如图1D所示，以硬掩膜层104为掩膜，执行一体化刻蚀（All-in-one Etch）工艺蚀刻缓冲层103和低k介电层102（即同步蚀刻缓冲层103和低k介电层102），以在低k介电层102中形成铜金属互连结构107。

接着，如图1E所示，采用干法蚀刻工艺蚀刻通过铜金属互连结构107露出的蚀刻停止层101，以使铜金属互连结构107与形成于半导体衬底100上的前端器件连通。然后，在铜金属互连结构107中填充铜金属之前，执行蚀刻后处理过程，以去除前述蚀刻过程所产生的残留物和杂质，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。

随着半导体器件特征尺寸（CD）的不断缩减，在铜金属互连结构107中形成依次形成铜金属扩散阻挡层、铜金属种子层和铜金属的工艺窗口也随之不断变小，其原因在于铜金属互连结构107中的通孔107’具有较大的深宽比（aspect ratio）。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层；在所述硬掩膜层中形成第一开口，以露出所述缓冲层；在所述缓冲层和所述低k介电层中形成第二开口；执行两次一体化刻蚀以在所述低k介电层中形成铜金属互连结构，在所述两次一体化刻蚀之间实施所述硬掩膜层的去除；在所述铜金属互连结构中形成铜金属层。

进一步，所述执行两次一体化刻蚀包括：以所述硬掩膜层为掩膜，对所述缓冲层和所述低k介电层执行第一一体化刻蚀，所述第一一体化刻蚀在未露出所述蚀刻停止层时即终止；以所述缓冲层为掩膜，对所述低k介电层执行第二一体化刻蚀，所述第二一体化刻蚀于露出所述蚀刻停止层时终止。

进一步，所述实施所述硬掩膜层的去除包括：在所述半导体衬底上形成牺牲材料层；回蚀刻所述牺牲材料层，所述回蚀刻于所述硬掩膜层完全露出之后时终止；去除所述硬掩膜层；去除所述牺牲材料层。

进一步，采用旋涂工艺形成所述牺牲材料层。

进一步，所述牺牲材料层为底部抗反射涂层。

进一步，所述回蚀刻的工艺条件为：蚀刻气体的组分为O₂和Ar，蚀刻气体的流量为100-1000sccm，压力为10-100mTorr。

进一步，采用干法蚀刻工艺去除所述硬掩膜层。

进一步，所述干法蚀刻的工艺条件为：蚀刻气体的组分为Cl₂，蚀刻气体的流量为10-100sccm，压力为10-100mTorr。

进一步，采用灰化工艺去除所述牺牲材料层。