[发明专利]一种定点乘累加器

说明书

技术领域

本发明属于集成电路设计领域，尤其涉及一种多功能字并行的定点乘累加器。

背景技术

当今，多媒体播放、视频会议、卫星导航等应用都需要实时完成数字信号处理任务，因此，针对这些应用的电子产品越来越多的采用数字信号处理器及其相关算法的解决方案。各种数字信号处理算法的重要子运算主要为傅立叶变换、相关、卷积等，而这些运算都可分解为大量的乘法、乘累加、复数乘加等运算。同时，不同应用领域有着不同位宽的数据运算需求。因而一个多粒度、并行度高、集成多种功能的高性能乘累加单元对提高数字信号处理的吞吐量有着非常重要的意义并且适用范围广泛。数字信号处理算法如视频解码，音频解码一般是实时的，对运算性能和数据吞吐量要求高。同时，数字信号领域的运算数据类型多，可以是实数或复数，数据位宽有8位宽、16位宽甚至32位宽等多种格式，并且可以是无符号数或有符号数。操作类型也繁多，可能是乘法、加法，或是乘累加，并且由于应用的实时性，对运算的速度有着较高的要求。

发明内容

有鉴于此，本发明的主要目的在于提供一种高性能多功能的乘累加器装置，通过深入研究数字信号处理领域广泛使用的运算和数据格式，分析其所需资源，采用巧妙的资源复用方式，以较小的代价实现多粒度、子字并行、多种功能的乘累加器。

本发明公开了一种定点乘累加器，其支持数据的累加、乘法、乘加和乘累加操作，其包括：

指令译码和数据分配单元，其用于对操作指令进行译码，并在译码结果为执行累加操作时将输入数据输出至数据准备单元，否则输出至编码压缩单元；

X个编码压缩单元，其用于将输入数据进行Booth编码和Wallace树压缩，得到输入数据的两个压缩结果；

X个第一加法器，其用于在数据位宽小于4N时，分别对每一个所述编码压缩单元输出的两个压缩结果求和，得到输入数据的乘法结果；其中，N为所述定点乘累加器所支持的最小位宽；

压缩树单元，其用于在数据位宽为4N时，对所述多个编码压缩单元输出的压缩结果进一步压缩，得到两个压缩结果；

第二加法器，其用于对所述压缩树单元输出的两个压缩结果进行求和，得到数据位宽为4N时的输入数据的乘法结果；

第三加法器，其用于在复数操作时，根据第一加法器输出的乘法结果计算复数乘法结果的实部和虚部；

数据准备单元，其用于在累加操作时，对输入数据和用于累加的第三位数据扩展为可重构加法器能够接受的数据位宽；在乘累加操作时，用于对第一加法器、第二加法器或第三加法器输出的乘法结果和用于累加的第三位数据扩展为可重构加法器能够接受的数据位宽；

可重构加法器，其用于将输入的数据进行求和，得到最终的累加操作结果或者乘累加操作结果。

从上述技术方案可以看出，本发明具有以下有益效果：

支持多种粒度的运算：支持4N、2N、N位宽的运算，低位宽的运算可以同时并行多个。

结构灵活：209和210两个大的部分可以相互并行，即同时分别做乘法操作和加法/累加操作，充分利用了该微体系结构中的计算资源。

支持多种数据类型：有符号、无符号，整数、小数，实数、复数。数字信号处理领域的算法因而可以十分高效的在该装置上实现。

计算精度高：累加器最高支持4M位宽的长度，并且流水寄存器用4M长度的保存中间结果，其中M大于2N，使得乘累加操作时，乘法结果可以精确的被保留。例如，在计算两个100×100的矩阵乘法时，每个计算结果需要100次乘法，99次加法，假设前50个乘法结果是正数，后50个乘法结果是负数，最终结果相加是接近于0的数。使用传统的乘法器和加法器分别计算，中间结果则会超出能保存的范围，造成最终结果不准确。而使用该装置，中间结果在装置内部的长位宽寄存器内，并且加法位宽相应较长，因而可以保证最终结果的准确性。

附图说明

图1是本发明中定点乘累加器的结构框图。

图2是本发明中另一实施例中定点乘累加器的结构框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。