[发明专利]用于双功率存储器的预解码器及双功率存储器

说明书

技术领域

本发明是有关于一种双功率存储器，特别是有关于用于双功率存储器的预解码器以及双功率存储器。

背景技术

由于工艺技术（例如深亚微米工艺技术（deep sub-micron process））缩减尺寸，片上系统(system on chip,SOC)的布局面积已被很大程度地减小。然而，由于低供电电压、工艺变化（process variation）引起的阈值电压失配等等，尺寸大大减小的SOC中的存储器(例如，静态随机存储器(SRAM))的可靠性将变得更加恶化。举例来说，存储器的阈值电压失配对于65nm之工艺大约为35mV/sigma。此外，上述存储器的阈值电压失配很难通过SPICE(Simulation Program on IC Emphasis，集成电路仿真软件)转角模型估计或模拟，例如这些模型可以是SS(低速PMOS低速NMOS)、TT(普通PMOS普通NMOS)、FF(高速PMOS高速NMOS)、SF(低速PMOS高速NMOS)或FS(高速PMOS低速NMOS)模型。

一般说来，10M比特存储器或更大存储容量的存储器在SOC中很常见。若SOC的存储器操作于低供应电压，则因为存储器单元（cell）之间的阈值电压失配，将发生读/写失败。此外，当供应电压下降时，读/写失败的缺陷密度（defect density）将会增加。

图1为SRAM110的示意图，其中SRAM110实现于集成电路100。集成电路100进一步包括通过供应电压VDD供电的随机逻辑120。SRAM110包括具有多个存储器单元的存储器阵列111、电平转换器112、用于解码地址信号以获得预解码信号的字符线(WL)解码器113、用于控制读/写操作的控制单元114以及用于在SRAM110和随机逻辑120之间接收和传送数据的输入/输出(I/O)单元115。此外，在控制单元114和随机逻辑120之间可以有地址、时钟以及读/写控制信号的流动。为了避免SRAM110的读/写失败，存储器阵列111通过高于供应电压VDD的供应电压CVDD供电。在字符线解码器113和存储器阵列111之间设置电平转换器112，用于将字符线解码器113产生的信号的电压电平从供应电压VDD的电平改变为供应电压CVDD的电平，以驱动存储器阵列111。

图2为具有多个双功率轨道驱动器的字符线驱动器阵列200的示意图，其中字符线驱动器阵列200耦接于通过供应电压VDD供电的字符线解码器202和通过供应电压CVDD供电的存储器阵列204之间，字符线驱动器阵列200至少包括字符线驱动器210、220、230。字符线解码器202提供脉冲信号XPC表明SRAM中对应于地址信号的部分已被选择。字符线解码器202进一步根据地址信号ADD提供多个预解码信号(例如，predecode[0]、predecode[1]、predecode[2]等)至字符线驱动器阵列200。字符线驱动器阵列200的每一个双功率轨道驱动器根据对应的预解码信号和脉冲信号XPC产生字符线信号。举例来说，当脉冲信号XPC被设置(assert)时，字符线驱动器210根据预解码信号predecode[0]产生字符线信号WL[0]，字符线驱动器220根据预解码信号predecode[1]产生字符线信号WL[1]，字符线驱动器230根据预解码信号predecode[2]产生字符线信号WL[2]等等。在字符线驱动器阵列200中，每一个字符线驱动器具有电平转换器，例如字符线驱动器210的电平转换器212，字符线驱动器220的电平转换器222或字符线驱动器230的电平转换器232，其中每一个电平转换器设置于数据传输路径中。因此布局面积和关键时机路径（critical timing path）中的额外栅极延迟将增加，降低了存储器阵列的存取速度。

图3为另一个具有多个双功率轨道驱动器的字符线驱动器阵列300的示意图，其中字符线驱动器阵列300耦接于通过供应电压VDD供电的字符线解码器302供电和通过供应电压CVDD供电的存储器阵列304。与图2所示的字符线驱动器阵列200相比，字符线驱动器阵列300中的每一个字符线驱动器的数据传输路径中不存在电平转换器，因此字符线驱动器阵列300的布局面积小于图2所示的字符线驱动器阵列200的布局面积。然而在脉冲信号传输路径中设置电平转换器306，用于将字符线解码器302产生的脉冲信号XPC的电压电平从供应电压VDD的电平改变至供应电压CVDD的电平。因此，在关键时机路径中增加了额外栅极延迟，降低了存储器阵列的存取速度。