[发明专利]与鳍式场效应晶体管技术兼容的器件结构

说明书

技术领域

本发明涉及半导体器件制造，更具体地说，涉及用于鳍式场效应晶体管（FinFET）集成电路技术的器件和设计结构以及以FinFET集成电路技术制造器件结构的方法。

背景技术

芯片可能遭受随机静电放电（ESD）事件的影响，这些随机静电事件可将潜在较大的破坏性ESD电流导引到芯片的集成电路。芯片制造商、装配商和使用者通常采取预防措施避免导致ESD事件或减轻ESD事件的影响。一种此类预防措施是将ESD保护电路并入到芯片中。ESD保护电路防止了在后制造处理期间对集成电路的敏感器件的损害。ESD保护电路还用于在将芯片安装到电路板或其他载体上时保护集成电路。

如果未发生ESD事件，ESD保护电路使ESD保护器件保持在高阻抗、非导电状态中，在该状态下，ESD保护器件与受保护的内部电路电隔离。如果发生ESD事件，ESD保护器件被ESD保护电路触发，从其非导电状态变为低阻抗、导电状态。在此导电状态下，ESD保护器件将ESD电流导引到地并远离芯片上的集成电路中的敏感器件。ESD保护电路将ESD保护器件固定在其导电状态，直到ESD电流被排走并且ESD电压被释放到可接受的水平。

FinFET是非平面器件，与平面互补金属氧化物半导体（CMOS）晶体管相比，非平面器件能够更密集地组装在集成电路中。除了增加的组装密度外，FinFET还提供卓越的短沟道可缩放性、减小的阈值电压摆动、与常规平面CMOS晶体管相比更高的迁移率和以更低的电源电压工作的能力。每个FinFET都以半导体材料的窄垂直鳍以及与所述鳍的中央沟道相交的栅电极为特征。栅极介电薄层将栅电极与鳍隔开。重掺杂的源极和漏极区形成于鳍的相反端并且邻接该中央沟道。

对于FinFET集成电路技术，需要改进的器件结构、设计结构和制造方法。

发明内容

根据本发明的一个实施例，一种制造器件结构的方法包括形成第一鳍和第二鳍，所述第一鳍和所述第二鳍中的每一者由第一半导体材料构成。所述第二鳍邻近所述第一鳍以限定使所述第一鳍与所述第二鳍分隔的间隙。所述方法还包括形成这样的层，该层由第二半导体材料构成且位于使所述第一鳍与所述第二鳍分隔的间隙中。所述第一鳍和所述第二鳍是所述器件结构的电极。

根据本发明的另一实施例，一种器件结构包括第一鳍和第二鳍，所述第一鳍和所述第二鳍中的每一者由第一半导体材料构成。所述第二鳍邻近所述第一鳍以限定使所述第一鳍与所述第二鳍分隔的间隙。由第二半导体材料构成的层位于所述间隙中。所述第一鳍和所述第二鳍是所述器件结构的电极。

根据本发明的另一实施例，提供一种由在集成电路的设计、制造或仿真中使用的机器可读的设计结构。所述设计结构包括第一鳍和第二鳍，所述第一鳍和所述第二鳍中的每一者由第一半导体材料构成。所述第二鳍邻近所述第一鳍以限定使所述第一鳍与所述第二鳍分隔的间隙。由第二半导体材料构成的层位于所述间隙中。所述第一鳍和所述第二鳍是器件结构的电极。所述设计结构可以包括网表。所述设计结构还可以驻留在存储介质上，作为用于交换集成电路布图数据的数据格式。所述设计结构可以驻留在可编程门阵列中。

附图说明

被并入本说明书并构成本说明书一部分的附图示例出本发明的各种实施例，这些附图与上面给出的对本发明的概括描述和下面给出的对实施例的详细描述一起用于解释本发明的实施例。

图1是在根据本发明的实施例的从鳍形成器件结构的处理方法的初始制造阶段的衬底的一部分的截面图。

图2A是在继图1之后的制造阶段的衬底的衬底部分的顶视图。

图2B是一般沿图2A中的线2B-2B截取的截面图。

图3A是在后续制造阶段的图2A的衬底部分的顶视图。

图3B是一般沿图3A的线3B-3B截取的截面图。

图4A是根据本发明的备选实施例的器件结构的类似于图3A的顶视图。

图4B是一般沿图4A的线4B-4B截取的截面图。

图5-10是根据本发明的备选实施例构造的器件结构的类似于图4B的截面图。

图11是在半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式