[发明专利]处理器系统以及用于操作计算机处理器的方法

说明书

技术领域

本领域一般涉及通过以层叠配置连接处理器而形成的三维（3-D）多处理器器件，以及用于控制3-D层叠多处理器器件以选择性地在多种操作模式中的一种模式下操作的方法。

背景技术

在半导体处理器芯片制造领域，在处理器技术的早期很多公司都生产单芯片处理器。在最近十年左右，摩尔定律继续缩小尺寸，很多公司和其他实体已经设计了在单层上具有多个处理器的处理器芯片。但是，随着每个芯片上的处理器数量的持续增加，处理器之间的片上通信变得有问题。例如，随着处理器芯片的2D尺寸增加以适应更多处理器，处理器之间的水平布线长度增加（在mm或cm范围中），导致处理器之间通信的周期延迟，并需要沿着处理器之间的通信路径来使用高功率片上驱动器。此外，与处理器之间的通信相关的周期延迟随着处理器工作频率的增加而增加

发明内容

本发明的示例性实施例一般包括通过以层叠配置连接处理器而形成的三维（3-D）处理器器件，以及用于控制3-D层叠多处理器器件以选择性地在多种操作模式中的一种模式下操作的方法。

在本发明的一个示例性实施例中，一种处理器系统包括包含第一处理器的第一处理器芯片和包含第二处理器的第二处理器芯片。第一和第二处理器芯片以层叠配置连接，其中第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。处理器系统还包括模式控制电路，以选择性地在多种操作模式中的一种模式下操作处理器系统，其中，在第一操作模式下，第一和第二处理器被配置为实现提前运行（run-ahead）功能，其中，第一处理器操作执行的主线程且第二处理器操作执行的提前运行线程。

在第一操作模式下，第一处理器保持执行程序的体系结构（architected）状态，其中，第二处理器执行相同的程序，但使用投机状态在第一处理器之前投机地运行。通过执行能产生高速缓存不命中并解决程序流程问题的程序指令而抛弃与产生可能的高速缓存不命中或解决程序流程无关的其他程序指令，第二处理器在第一处理器之前投机地运行。第一和第二处理器使用第一和第二处理器芯片之间的垂直连接来互相通信。

在本发明的另一示例性实施例中，处理器系统包括包含第一处理器的第一处理器芯片以及包含第二处理器的第二处理器芯片。第一和第二处理器芯片以层叠配置连接，其中第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。处理器系统还包括模式控制电路，其选择性地在多种操作模式中的一种模式下操作处理器系统，其中，在第一操作模式下，第一和第二处理器被配置为共享高速缓存存储器，其中，共享的高速缓存存储器的一部分被配置为只能被第一和第二处理器存取的私有存储区域。共享的高速缓存存储器的一部分被重新配置为只能被第一和第二处理器存取的私有存储区域，以保持对于第一和第二处理器以外的任何实体来说不可见的状态。在一个示例性实施例中，高速缓存存储器是通过聚集与第一和第二处理器相关的两个对准的高速缓存而配置的共享的高速缓存。

根据说明性实施例的下列详细描述并结合附图，本发明的这些和其他示例性实施例、特征、目标和优势将变得明显。

附图说明

图1是多处理器芯片的示意性透视图。

图2是根据本发明的说明性实施例的3-D层叠多处理器结构的示意性透视图。

图3是芯片封装结构的示意图。

图4概念性地示出了根据本发明的另一示例性实施例的3-D层叠多处理器结构。

图5示意性地示出了根据本发明的另一示例性实施例的基于图4所示的概念实现的3-D层叠多处理器结构的物理实现。

图6示意性地示出了根据本发明的示例性实施例的用于控制3-D层叠多处理器结构的多模态操作的方法。

图7是可以应用本发明的原理的处理器的示意性平面图。

图8是根据本发明的示例性实施例的3-D层叠多处理器器件的示意性透视图，该器件包括一对处理器，其具有和图7所示的相同的处理器布局。

图9A是根据本发明示例性实施例的3-D层叠多处理器器件的示意性透视图，该器件包括互相垂直层叠在彼此顶上的具有对准的L2和L3高速缓存的第一和第二处理器。

图9B是根据本发明的示例性实施例的图9A的3-D层叠多处理器器件的示意性透视图，该器件具有结合的L3高速缓存，作为第一和第二处理器的共享L3高速缓存来操作。