[发明专利]用于集成电路设计的并行综合方法及其系统

说明书

技术领域

本发明涉及集成电路设计领域，特别涉及用于集成电路设计的并行综合方法及其系统。

背景技术

综合是将高层次硬件描述格式转变成低层次硬件描述格式的过程。寄存器传输级综合（RTL Synthesis）是将用硬件描述语言（Hardware Description Language，简称“HDL”）如Verilog或VHDL描述的寄存器传输级电路转变成带有功能信息的门级电路的过程。门级综合（Gate-level Synthesis）是将带有功能信息的门级电路转换成带有物理信息的门级电路的过程。物理级综合（Physical Synthesis）是将带有物理信息的门级电路根据集成电路制造厂的规则决定在最终物理芯片的位置和相互连接导线形状的过程。

绝大部分硬件电路设计都是用HDL语言描述寄存器传输级硬件行为，然后由集成电路设计自动化软件生成门级电路，进行各种门级和物理级优化，最后产生集成电路制造厂能接受的物理级描述格式。寄存器传输级到物理级综合的传统流程如图1所示。首先，对硬件描述语言进行语言分析并生成一个描述语言内部关系的语法树，对语法树进行语义分析以构造一个控制数据流程图（Control Date Flow Graph，简称“CDFG”）。第二步是在CDFG上寻找各种特定的模式进行优化，例如资源共享优化、算术逻辑优化、逻辑树的平衡等，将每个CDFG结点都生成门级电路。第三步是对门级电路进行各种变形优化，根据物理制造工艺产生相匹配的物理级门电路。第四步是物理级优化，根据物理制造工艺决定门单元的位置和互连线的形状，根据门单元的物理位置和互连线形状调整门单元的功能。最后计算物理级电路的各方面性能。面积、速度和功耗是最主要的三个指标。如果所有指标都满足设计目标，综合成功完成，输出电路物理设计方案；如果指标没有满足设计目标，综合流程需要根据指标的偏差决定有选择性地重新进行物理级优化，门级优化，甚至是CDFG优化。

本发明的发明人发现，这样的循环优化过程常常需要多个循环才能满足设计目标，花费很长的计算机运行时间，严重影响集成电路硬件设计的效率。并且由于每个循环都是在一个特定CDFG结构上进行局部优化，没有全局同时考虑CDFG的多种变形结构，多次循环也不能产生最好的电路。

发明内容

本发明的目的在于提供一种用于集成电路设计的并行综合方法及其系统，其极大地缩短了综合的时间，并能得到性能最优的低层次硬件电路。

为解决上述技术问题，本发明的实施方式公开了一种用于集成电路设计的并行综合方法，上述综合是将高层次硬件描述转变成低层次硬件描述，该方法包括以下步骤：

分析步骤对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG;

构建步骤生成原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合上述特定模式子图的功能等价子图以形成多个CDFG;

优化步骤对多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路；

选择步骤从多个低层次硬件电路中选择性能最优的低层次硬件电路；

输出步骤输出满足集成电路设计要求的上述性能最优的低层次硬件电路。

本发明的实施方式还公开了一种用于集成电路设计的并行综合系统，上述综合是将高层次硬件描述转变成低层次硬件描述，该系统包括：

分析模块用于对硬件描述语言HDL进行分析以构造原始控制数据流程图CDFG;

构建模块用于生成原始CDFG的特定模式子图的多个结构不同的功能等价子图，并组合上述特定模式子图的功能等价子图以形成多个CDFG;

优化模块用于对多个CDFG进行并行处理和优化以同时生成多个低层次硬件电路；

选择模块用于从多个低层次硬件电路中选择性能最优的低层次硬件电路；

输出模块用于输出满足集成电路设计要求的上述性能最优的低层次硬件电路。

本发明实施方式与现有技术相比，主要区别及其效果在于：

本发明利用计算机技术中的并行处理能力，同时生成原始CDFG中的特定模式子图的多个功能等价子图，将各特定模式子图的功能等价子图组合形成多个CDFG，并对上述多个CDFG进行并行处理和优化，同时生成多个低层次硬件电路，最后一次性选择确定性能最优的低层次硬件电路，因此多个CDFG需要的综合时间只是传统综合流程一个循环的时间，极大地缩短了综合所需的时间，并且由于所有功能等价子图的组合都被构造成专门的CDFG而单独优化，上述并行综合经并行搜索最后确定的最优电路就是所有解决空间中能找到的最优结果。