[发明专利]一种存储装置及其混合存储装置

说明书

技术领域

本发明涉及计算机存储技术领域，尤其涉及一种存储装置及其基于易失性存储器及非易失性存储器的一种混合存储装置。

背景技术

随着计算机硬件技术的不断发展，传统的机械式硬盘已逐渐成为数据输入/输出(I/O)的瓶颈。因此基于闪存(Flash Memory)技术的NAND正在逐渐取代机械式硬盘而成为大容量数据的存储介质。

在现有技术中，通常采用将若干个快闪存储器集成在PC机的主板上，并通过主板的系统总线进行数据的写入/读取(Write/Read)。但是，随着CPU与内存制造工艺的提高，CPU与内存的运算速度与时钟频率也大幅提高，从而在现有的主板总线架构下，在CPU、内存与快闪存储器之间进行相互访问的数据量非常大，因此现有技术中的主板总线架构的带宽(Band Width)已不能满足实际需求。

然而，重新设计并制造更高带宽的主板又非常昂贵，因此目前通常采用将内存与快闪存储器集成在一块PCB上，并通过现有的PCB中的系统总线与CPU进行数据访问，并不需要通过主板总线而实现将数据直接写入快闪存储器中。

同时，基于快闪存储器(Flash Memory)技术的NAND闪存本身固有的技术缺陷导致NAND闪存在写入/读取的速率、性能可扩展性、闪存的寿命等多个方面有一定的局限性。

再者，当数据写入到NAND闪存中时，如果发生数据阻塞或需要对重要文件(例如系统文件)优先写入到NAND闪存中，或者从NAND闪存中将重要文件(例如系统文件)优先读取到内存中时，往往会发生数据冲突，从而导致现有的系统总线中发生数据阻塞，从而降低了内存与NAND闪存之间数据交换的可靠性。

有鉴于此，有必要对现有技术中的计算机的存储装置予以改进，以解决上述问题。

发明内容

本发明的第一个目的在于提供一种可有效提高数据访问可靠性的存储装置。

为实现上述发明目的，本发明公开了一种存储装置，包括：

若干并列匹配设置的存储器与存储器控制器，还包括控制电路，所述控制电路包括：

设置在所述存储器和存储器控制器之间呈级联结构的第一选择器、第二选择器、旁路切换模块以及一仲裁器；其中，

所述存储器控制器接收各个存储器的数据访问请求并发送至仲裁器；所述仲裁器接收各个数据访问请求并判断优先级的顺序；所述第一选择器根据优先级的顺序，依次与存储器控制器建立多个连接通道，并通过第二选择器与多个并列设置的存储器进行数据的写入/读取；

当存储器控制器监测到存储器中数据写入/读取的异常情况时，通过旁路切换模块向仲裁器发送中断命令，用以中断第一选择器与第二选择器的连接，转而在旁路切换模块与第二选择器之间建立连接。

作为本发明的进一步改进，所述第一选择器为设置两个或两个以上输入端口的多路选择器。

作为本发明的进一步改进，所述第二选择器为双路选择器。

作为本发明的进一步改进，所述控制电路还包括与所述第一选择器相连的寄存器，用以记录各个存储器控制器与第一选择器之间建立连接通道的次数。

作为本发明的进一步改进，所述仲裁器根据寄存器记录的各个存储器控制器与第一选择器之间建立连接通道的次数，平均分配所述多个存储器控制器与第一选择器之间建立连接通道的次数。

作为本发明的进一步改进，所述存储器是非易失性存储器或者易失性存储器。

作为本发明的进一步改进，所述非易失性存储器由快闪存储器(Flash memory)、相变存储器(FCM)、强介电体存储器(FeRAM)、磁记录式随时写入读出存储器(MRAM)、双向统一存储器(OUM)、电阻RAM(RRAM)之一构成。

作为本发明的进一步改进，所述快闪存储器(Flash memory)由NAND闪存、NOR闪存之一构成。

作为本发明的进一步改进，所述易失性存储器由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)之一构成。

本发明的第二发明目的在于，克服现有技术中的不足，提供一种可有效提高数据访问可靠性的混合存储装置。

为实现上述发明目的，本发明提供了一种混合存储装置，包括：

由至少一个第一存储器及至少一个第一存储器控制器并列匹配设置所组成的若干第一存储模组，由至少一个第二存储器及至少一个第二存储器控制器并列匹配设置所组成的若干第二存储模组，所述第一存储模组与第二存储模组形成互连结构；并且，至少在第二存储模组中的第二存储器与第二存储器控制器之间设有一控制电路，所述控制电路包括：