[发明专利]具有抗噪声的逐渐逼近式模拟数字转换装置及其方法

说明书

技术领域

 本发明涉及模拟/数字转换器技术，尤其涉及一种具有抗噪声逐渐逼近式模拟数字转换装置及其方法，尤指模拟至数字转换器（analog-to-digital converter；ADC）的一种具抗噪声能力的逐渐逼近式模拟数字转换器。

背景技术

 模拟数字转换器有多种架构，例如：快闪式（flash）ADC、管路式（pipelined）ADC、逐渐逼近式（successive-approximation- register；SAR）ADC等。这些架构各有各的优点，通常会依据不同的应用需求来选定。其中，逐渐逼近式ADC较其他架构消耗较低功率、较小面积及较低成本。

传统上，SAR ADC都是采用二元搜索算法（binary search algorithm）来得到与输入信号相匹配的数字输出码。在转换过程中，根据每一次比较器的比较结果，SAR ADC中的数字模拟转换电路通常都需要加或减掉一个二进制比例的电压，到最后一个位周期（bit cycle）结束之后，输入信号与参考电压的差距就会小于一个最低有效位（ least significant bit；LSB）。然而，在过程中有可能因为电路本身的噪声(noise)，造成转换的失真。

对于提升SAR ADC抗噪声的能力，传统上皆把SAR ADC设计至相当低噪声，而所付出的代价就是电路成本的提高，如面积与功率消耗，另外有几个已知的方法技术可于SAR ADC中容忍部分位周期内的噪声，此种技术是采用错误补偿来容忍稳定误差（settling error)所带来的额外好处，因此可以于部分位周期内容忍噪声的干扰，但是并无法解决问题，而其最终几个无容错能力的位转换也还是会受到一样程度的噪声干扰而使转换失真。

发明内容

 有鉴于此，本发明的主要目的在于提供一种具有抗噪声的逐渐逼近式模拟数字转换装置及其方法，其装置主要由一逐渐逼近式模拟数字转换器与一数字错误更正电路所组成，而逐渐逼近式模拟数字转换器由第一比较器、数字模拟转换器以及逐渐逼近式控制电路所组成，其中第一比较器：具有一第一输入端、一第二输入端及一输出端，第一比较器的第一输入端用以接收一第一模拟信号，而第一比较器的第二输入端用以接收一第二模拟信号。数字模拟转换器：电性连接第一比较器的第二输入端。逐渐逼近式控制电路：耦接数字模拟转换器的控制端及第一比较器的输出端。

又，逐渐逼近式控制电路用以使用逐渐逼近式算法控制数字模拟转换器的输出，并且依据第一比较器的比较结果产生一数字信号。当第一模拟信号和第二模拟信号的差值经逐渐逼近式转换的转换过程中，会小于一最低有效位，逐渐逼近式控制电路会致使比较器做出额外的比较周期，于此额外多余比较周期中，比较器将进行多次的额外比较，且不进行数字输出至模拟的负回授，单次的多余比较周期的结果虽然会受到噪声的干扰而可能输出错误的逻辑值，但是在有抗噪声装置功能之下，经由多次比较并且进行低通滤波或对多次输出位进行多数决的动作，则噪声会被滤除，因平均来说的大都数额外多余比较输出数字数值会有较大的机率是正确的逻辑输出。所谓“多次“可为任意正整数，较佳地，二的幂次是硬件实现低成本较佳的选择。

又，当多余比较周期的默认比较次数大至一定数量时，数字错误更正电路亦可以一个查找表（lookup table）的方式实现，对于比较周期内逻辑0与逻辑1的数量的所有不同的可能的组合，有一对一各自的有效逻辑字节输出，且可以不再为单一位输出，查找表的数值对应方式为参照电路噪声的机率密度分布函数，并由逻辑0与逻辑1分布的比例，推算回判断位是逻辑1或是逻辑0的比较准位与当前讯号的相对方向与不同大小，得知目前的讯号的方向与大小的数字表示，即等校地量化了讯号，而完成了模拟至数字的转换，此转换亦抗噪声。

综上所述，应用本发明的具有抗噪声逐渐逼近式模拟数字转换装置及其方法，主要针对SAR搜寻过程增加多余比较周期（即，位周期），于比较周期过程中，数字模拟转换器暂不进行切换及回授的动作，当多余比较周期满足默认次数的比较，即停止比较。并且，更利用数字错误更正电路，进而滤掉电路噪声成分，可移除转换过程中电路噪声干扰的影响，而输出最终无噪声成分的数字输出，此数字输出指定为此位周期的有效位，如此位非最低有效位，则继续依此位进行数字至模拟回授以及进行逐渐逼近式模拟数字转换，其后的位周期亦可以实施同样抗噪声技巧。如此得以于提升传统SAR ADC对于噪声干扰的抵抗能力，不用增加大量功率消耗，可提升SAR ADC的模拟数字转换的稳定性(Robustness)。

附图说明

图1 为本发明的逐渐逼近式模拟数字转换器（SAR ADC）的示意图；