[发明专利]移位寄存器、栅极驱动电路、阵列基板以及显示装置

说明书

技术领域

本发明涉及显示装置领域，尤其涉及一种移位寄存器、栅极驱动电路、阵列基板以及显示装置。

背景技术

目前，显示装置正在朝着轻薄化、高解析化、窄边框化和节能化方向发展，因此需要在有限的空间内整合更多开关器件以及更小的像素以满足显示装置的要求。为了达到不增加工艺步骤以及制造成本的目的，通常采用阵列基板行驱动(英文：Gate Driver on Array，缩写：GOA)技术，将栅极驱动单元集成于阵列基板上形成GOA单元。其中，栅极驱动技术主要以移位寄存器来实现扫描驱动的目的。

在实现上述扫描驱动的过程中，发明人发现现有技术中至少存在如下问题：以如图1所示的移位寄存器结构为例，包括第一薄膜晶体管M1′至第六薄膜晶体管M6′以及第一电容C1′，其中上述薄膜晶体管均为P型薄膜晶体管，该薄膜晶体管的致能电平为低电平(薄膜晶体管的致能电平指的是所述薄膜晶体管导通时对应的电平。以P型薄膜晶体管为例，低电平控制P型薄膜晶体管导通，因此P型薄膜晶体管的致能电平为低电平；高电平控制P型薄膜晶体管关断，因此P型薄膜晶体管的非致能电平为高电平)。如图2所示，在第一阶段T1，第一节点A′充入低电平，第三节点C′充入高电平；在第二阶段T2，第一节点A′充入高电平，第三节点C′充入高电平；在第三阶段T3，第一节点A′充入低电平，第三节点C′浮空保持高电平；在第四阶段T4，第一节点A′浮空保持低电平，同时第五薄膜晶体管M5′打开，因此第三节点C′残留的电平对第一节点A′产生了干扰，影响了第六薄膜晶体管M6′的开启状态，使得上述移位寄存器在拉高电压时产生了漂移现象导致输出信号的不稳定，影响了移位寄存器的工作可靠性。

发明内容

本发明的实施例提供一种移位寄存器、栅极驱动电路、阵列基板以及显示装置，能够有效改善输出信号的漂移现象，提高移位寄存器的工作稳定性。

为解决上述技术问题，本发明的实施例采用如下技术方案：

一种移位寄存器，包括：

移位寄存器输入端，包括起始信号输入端、第一时钟信号输入端以及第二时钟信号输入端；

预充电电路，响应于起始信号以及第一时钟信号，输出第一导通电平以及第二导通电平；

第一拉高电路，所述第一导通电平接入后，响应于所述起始信号以及所述第一时钟信号的致能电平，输出高电平；

拉低电路，所述第二导通电平接入后，响应于所述起始信号、所述第一时钟信号的非致能电平以及第二时钟信号的致能电平，输出低电平；

第二拉高电路，所述第二导通电平截止后，输出高电平；

移位寄存器输出端，连接于所述第一电平拉高电路、所述拉低电路以及所述第二电平拉高电路的输出端，输出电平信号。

进一步的，所述第二拉高电路包括：反向电路以及拉高子电路，其中，

反向电路，所述第二导通电平接入后，输出高电平，所述第二导通电平截止后，输出低电平；

拉高子电路，响应于所述反向电路输出的低电平，输出高电平。

进一步的，所述预充电电路包括：第一薄膜晶体管、第二薄膜晶体管、第一节点、第二节点以及第一电容，其中，

第一薄膜晶体管，其栅极连接于第一时钟信号输入端，源极连接于起始信号输入端，漏极连接于所述第二节点；

第二薄膜晶体管，其栅极连接于所述第二节点，源极连接于起始信号输入端，漏极连接于所述第一节点；

第一节点，用于输出所述预充电电路的第一导通电平；

第二节点，用于输出所述预充电电路的第二导通电平；

第一电容，其一端连接于所述第二节点，另一端连接于所述移位寄存器输出端。

进一步的，所述第一拉高电路包括：第三薄膜晶体管，其栅极连接于所述第一节点，源极连接于高电平，漏极连接于所述移位寄存器输出端。

进一步的，所述拉低电路包括：第四薄膜晶体管，其栅极连接于所述第二节点，源极连接于第二时钟信号输入端，漏极连接于所述移位寄存器输出端。

进一步的，所述反向电路包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第三节点，其中，

第五薄膜晶体管，其栅极连接于第二节点，源极连接于高电平，漏极连接于所述第三节点；

第六薄膜晶体管，其栅极连接于所述第七薄膜晶体管的源极，源极连接于低电平，漏极连接于所述第三节点；

第七薄膜晶体管，其栅极连接于低电平，源极连接于所述第六薄膜晶体管的栅极，漏极连接于低电平；

第三节点，为所述反向电路的输出端。