[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种使用应力记忆技术（SMT）的半导体器件的制造方法。

背景技术

运用应力是改善金属氧化物半导体场效应晶体管（MOSFET）的载流子迁移率并降低MOSFET的串联电阻的有效方式，只需要对半导体工艺进行相对较小的修改，就可以有效提高MOSFET的性能。

当将应力施加到半导体晶体管的沟道时，载流子的迁移率和晶体管的导通电流都会发生变化。这是因为在沟道内的半导体结构上所施加的应力与导致的应变会影响带隙结构并能改变载流子的有效质量。该应力的效果取决于沟道面的晶向、晶向内的沟道方向以及所施加应力的方向。具体来说，对于PMOSFET而言，沟道中少数载流子（即空穴）的迁移率在沿着沟道方向的单轴压缩应力下增加。相反，对于NMOSFET而言，沟道中的少数载流子（即电子）在沿着沟道方向的单轴拉伸应力下增加。也就是说，提高PMOSFET和NMOSFET的载流子迁移率的所要施加的应力类型并不同。

应力记忆效应（SMT，Stress memorization technique）是一种CMOSFET工艺中引入应力的方法，其工艺流程为：在器件源/漏注入之后，依次沉积氧化硅层和氮化硅层，紧接着进行源/漏退火，在源/漏退火过程中，会产生氧化硅层、氮化硅层和多晶硅栅之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，在多晶硅中沿垂直沟道平面方向（out-of-plane）会产生张应力，而沟道方向（longitudinal）会产生压应力；在接下来的工艺中，氮化硅层被刻蚀掉，但记忆在多晶硅栅中的应力，仍然会传导到CMOSFET的沟道之中，传导到沟道中的应力为垂直沟道平面方向（out-of-plane）的压应力以及沟道方向（longitudinal）上的拉伸应力，由上述应力对CMOSFET载流子迁移率的影响可以得出，这样的应力效果对提高NMOSFET器件电子迁移率有益，可提高NMOSFET器件性能，但是这样的应力反而会降低PMOSFET器件的电子迁移，因此只能在NMOSFET上施加上述应力，在PMOSFET上并不能施加上述应力。为此，需要保留NMOSFET上产生应力的氧化硅层和氮化硅层，而要去除PMOSFET上产生应力的氧化硅层和氮化硅层。为了定义出NMOSFET对应的需要施加应力的区域，需要对产生应力的氧化硅层和氮化硅层进行光刻。

另外，对于半导体集成电路而言，经常要集成一些高电阻的器件。为此需要在高电阻区域，形成自对准金属硅化物阻挡层（SAB）。为了定义出高电阻区域，需要对自对准金属硅化物阻挡层进行光刻。通常，自对准金属硅化物阻挡层都采用氧化硅层和氮化硅层。

也就是说，为了定义需要施加应力的区域和高电阻区域需要分别进行两次光刻。具体的说，需要进行4次沉积工艺，2次曝光工艺和4次刻蚀工艺。导致整个工艺过程繁锁冗长、生产周期被严重拉长，最终使生产成本上升。

发明内容

本发明提供一种半导体器件的制造方法，以解决上述现有技术中的工艺过程繁琐、生产周期较长的问题，缩短工艺流程和生产周期，从而达到降低生产成本的目的。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：

提供一衬底，所述衬底上包括NMOSFET区域、PMOSFET区域、非高电阻区域和高电阻区域；

在所述衬底上形成应力层；

对所述应力层进行第一次光刻，去除所述PMOSFET区域上的应力层；

对所述应力层进行退火处理；

对所述应力层进行第二次光刻，去除所述NMOSFET区域上的应力层，保留所述高电阻区域上的应力层。

可选的，所述应力层包括依次形成于所述衬底上的氧化硅层和氮化硅层。

可选的，所述氧化硅层的厚度为所述氮化硅层的厚度为

可选的，所述退火处理包括瞬间退火处理以及激光脉冲退火处理。

可选的，在对所述应力层进行第二次光刻，去除NMOSFET区域上的应力层，保留所述高电阻区域上的应力层步骤中，保留所述高电阻区域上的应力层作为高电阻区域上的自对准金属硅化物阻挡层。

可选的，对所述应力层进行第一次光刻，去除所述PMOSFET区域上的应力层的步骤包括：

在所述应力层上形成第一光刻胶；

对所述第一光刻胶进行曝光和显影，去除一部分第一光刻胶，暴露出所述PMOSFET区域和非高电阻区域上的应力层；

刻蚀暴露出的所述PMOSFET区域和非高电阻区域上的应力层，保留所述NMOSFET区域和高电阻区域上的应力层；