[发明专利]一种SoC集成的多端口DDR2/3调度器及调度方法

说明书

技术领域

本发明涉及一种SoC集成的多端口DDR2/3调度器及调度方法，属于Soc存储领域。

背景技术

随着微电子技术的发展，以SoC(System-on-a-Chip)为基础的嵌入式计算平台日益成熟。然而，由于处理器速度与外部存储器速度的差距不断增大(也被成为“存储墙”问题)，SoC存储系统已经成为系统性能、功耗和成本的瓶颈。因此如何优化存储系统，尤其是内存控制器的架构及管理策略，一直是嵌入式SoC芯片研究的热点。

为了提高嵌入式系统整体性能,现代高性能SoC芯片一般使用以下两种不同方式支持对存储控制器发起的多个并发访问请求。首先，处理器核心采用内存延迟容忍技术(比如，CPU乱序执行、非阻塞cache以及细粒度多线程等技术)，允许多个高速缓存(cache)缺失时也不打断CPU流水线。其次，多种不同计算引擎及高带宽吞吐率的设备(IP核)同时发起相互独立的访存请求。上述两种方案对系统性能提升的最终效果都取决于，同时发起的访存请求能否真正并发响应。

在多IP核(比如CPU、GPU、LCD控制器以及DMA控制器等)集成SoC的时代，存储墙问题将进一步被放大，因为存储资源是在多个IP核之间共享的。首先，随着集成的IP核种类和数目的不断增加，系统性能将最终被存储系统所限制。针对多IP核集成SoC芯片的存储系统，可以通过对访存细致地调度提升其性能。比如，业界常用的FR-FCFS(First-ready First-come-First-serve先就绪-先来先服务)策略就可以通过提升行缓冲命中交易的优先级来提升存储性能。而另一些工作则专注于流数据的调度策略，以实现多媒体系统中的高吞吐率。然而，对于多端口DDR2/3控制器采用简单的优先级调度方式，难以提升有效带宽利用率，且无法提升整体系统的服务质量(Quality ofService，QoS)。

其次，不同类型端口存在明显的访存特性。CPU等主设备对访存的延时比较敏感，希望在出现cache不命中时在尽可能短的时间内完成所需指令和数据的获取；而GPU等主设备需要占用较大的访存带宽，通过较长的突发传输减少延时；此外，LCD控制器等期限敏感型端口访存请求需要在一定期限范围内访问固定数量的DRAM数据，如果数据访问超时，则可能带来非常严重的后果。当前的DDR2/3控制器的调度器无法获取针对不同端口的访存特性进行有效调度，从而导致有效带宽利用率低及QoS质量较差。

如图1所示，为DDR2/3控制器结构框图。从图中可知，DDR2/3控制器主要由多个AHB/AXI端口、仲裁器、核心存储控制器以及其他模块构成。其中DDR2/3控制器的多个端口可以分别挂接多个不同类型的主设备(主要包括CPU等延时敏感型设备、GPU等带宽敏感型设备以及LCD控制器等期限敏感型设备)。仲裁器主要负责仲裁来自多个端口的访存请求，一旦多个端口同时发起对DRAM的访问，则由仲裁器完成对多个主设备访存要求的选择，最终将某个被选中端口的访存请求提交给核心存储控制器模块。核心存储控制器模块是DDR2/3存储控制器的核心，主要负责命令的生成及访存命令队列的调度。

发明内容

发明目的：本发明提出一种SoC集成的多端口DDR2/3调度器及调度方法，解决现有SoC芯片中集成的多端口DDR2/3控制器在不同类型主设备并发访问时，暴露出的有效带宽利用率低以及QoS差的问题。

技术方案：本发明采用的技术方案为一种SoC集成的多端口DDR2/3调度器，包括：传统调度器；

调度IP核，串联在传统调度器输入端，确定不同设备的访存类型，并将不同类型的访问请求放入传统调度器内相应的访存队列中；

状态机IP核，串联在传统调度器输出端，对传统调度器内不同类型的访存请求进行调度。