[发明专利]多核处理器核间互联的方法

说明书

技术领域

本发明涉及一种多核处理器的内核之间的芯片级互连的方法。

背景技术

随着半导体工艺技术的快速发展，微处理器（MCU）、数字信号处理器（DSP）、可编程门阵列（FPGA）的性能都有了大幅度的提高，使得超大规模的复杂运算在实践中得以更广泛的应用。但单个处理器还是不能满足日益增长的应用需求。如果把多个处理器互联成处理器阵列进行多核协作并行计算, 则可以成倍提高系统的数据处理能力, 所以多核互连技术的研究已经成为新兴的热点问题。

处理器之间互连的方式有很多种, 在不同的应用场合可以进行不同的选择。传统上使用并行总线传输技术。这种技术结构复杂, 因为受到信号偏移的影响，通过提高时钟频率提高传输效率的方法局限性很大。例如下述论文：

Partha Pratim Pande, Cfistian Grecu, Michael Jone, et al.

Performance evaluation and design tradeoffs for network on-chip interconnect architectures[ J] . IEEE Transaction computers , 2005, 54( 8) : 1025- 1040.

如果采用拓宽总线的方法来提升传输速率，也因为同样的原因会降低系统的最高频率，同时过宽的总线也会占据更多芯片管脚和电路板面积，从而增加了设备的开销，同时降低了可提供的连接数目。而且由于增加节点数会增大电容，在多点接入的共享总线中还将造成耗电巨大，在所需的频率下，需增大电压才能驱动总线。另外，传统的互连结构还有诸如安全性差、容错性差等一系列问题。因此高带宽的多处理器核间互联技术已经成为一个普遍关注的技术。

参考现有的专利文献，在现有技术中，大部分是用于系统级之间的连接，如专利号为03116475.7的发明专利《多处理器单片机通讯系统》中包含一台与计算机主机相连的主处理器，其分别通过N个双向总线接口芯片与N个从处理器相接，N个从处理器分别通过N个分通讯接口芯片与N个被控设备相连。这是系统层级的连接，不适合于芯片级的设计。

还有的技术方案采用传统的控制总线方法，如在专利号为200610086481.8的发明专利《实现处理器之间进行通讯的装置和方法》中采用的方法是在多处理器通信单元中，各个处理器通过控制总线访问该多处理器通信单元，通过该多处理器通信单元进行各处理器之间的通讯。利用该发明可以实现处理器之间进行快速、及时的通讯。这种方法适用于特定的核和总线之间的通讯，对于多核网络的应用效果并不理想。

还有的虽然效果很好，但是实现方法比较复杂，花费的代价大，如专利号为96114553.6的发明专利《用于多节点虫孔网络的自适应动态信息路由选择系统》中，利用自适应动态路由选择方案，将报文从一个节点传递到另一节点。该路由选择方案包括每个节点上的两级多路由路由选择表来确保报文的有效传递，自适应动态路由的算法要求具有较强的技术基础。

另外还可参考如下专利文件：申请号为201010264091.1的发明专利《提高片上多处理器通信速度的方法》以及申请号为201010267931.X的发明专利《一种多处理器系统及其同步引擎》。故现有技术有的不适用于芯片级的互连，有的实现困难，不易于集成。

发明内容

本发明的目的是提供一种适用于多核处理器核间的芯片级互联的方法。

为达到上述目的，本发明采用的技术方案是：

一种多核处理器核间互联的方法，用于实现多核处理器的内核之间的芯片级的互联，所述的多核处理器包括m块芯片，每块所述的芯片上包括n个所述的内核，其中m、n均为整数，该方法在所述的芯片之间基于RapidIO物理层协议形成一m×n的mesh互联拓扑结构，所述的互联拓扑结构包括与所述的芯片一一对应连接的RapidIO核、与各个所述的RapidIO核相连接的网络接口开关，所述的芯片之间通过所述的RapidIO核和所述的网络接口开关形成串行总线。