[发明专利]确定性高整体性多处理器片上系统

说明书

技术领域

技术领域一般地涉及片上系统，并且更特别地涉及最小化与低功率耗散以及低输入/输出（I/O）处理延迟一致的高整体性系统的体积和重量。

背景技术

当前片上系统（“SoC”）架构在具有共享资源的不对称多处理（AMP）和对称多处理（SMP）配置两者中使用多处理器核，共享资源包括共享L2和L3高速缓存、共享I/O接口和/或共享存储器。共享资源的使用可能导致减少性能的时间不确定和部件延迟。而且，当前解决方案也不提供允许锁步（lockstep）自检对能力的芯片架构。

因而，对于其中存储器大小要求更可管理的太空和其他宇宙空间应用而言，希望具有系统的片上主存储器。还希望从主计算处理器卸载I/O处理并且仍保持与外部I/O接口的高整体性。

发明内容

一种系统集成在单个管芯（die）上。集成在单个管芯上的系统包括主要共享总线、次要共享总线和嵌入式动态随机访问存储器（eDRAM）。该系统还包括与eDRAM可操作通信的主要处理器以及经由次要总线与eDRAM可操作通信的次要处理器。主要和次要处理器同步地操作。系统还包括经由主要共享总线与主要处理器可操作通信的具有自检对（SCP）逻辑模块的第一I/O外部接口以及经由次要共享总线与次要处理器可操作通信的具有SCP逻辑模块的第二I/O外部接口。

一种系统集成在单个管芯上。该系统包括主要共享总线、次要共享总线和嵌入式动态随机访问存储器（eDRAM），该存储器包括第一端口和第二端口。该系统还包括经由第一端口与eDRAM可操作通信的主要处理器；以及经由次要总线和第二端口与eDRAM可操作通信的次要处理器。主要和次要处理器同步地操作。

此外，结合附图和该背景技术，本发明的其他希望特征和特性将根据本发明的后续详细描述以及所附权利要求书而变得清楚。

附图说明

下文将结合以下附图描述本发明，其中同样的数字表示同样的元素，并且

图1是高整体性双SoC系统的简化框图；

图2是根据实施例的SoC系统的简化框图；

图3是并入实施例中的简化示例性自检对（SCP）逻辑系统；

图4是高整体性SoC的另一实施例；以及

图5是高整体性SoC系统的替代实施例。

具体实施方式

以下详细描述本质上仅是示例性的并且不旨在限制在此公开的主题的应用和使用。如在此使用的那样，词语“示例性”意味着“充当示例、实例或说明”。因此，在此描述为“示例性”的任何实施例不一定被认为相对于其他实施例是优选的或有优势的。在此描述的所有实施例是提供用于使本领域技术人员能够制造或使用实施例的示例性实施例并且不限制权利要求书限定的本发明的范围。此外，不意图由在之前的技术领域、背景技术、发明内容或以下详细描述中呈现的任何明示或暗示的理论界定。

本领域技术人员将理解结合在此公开的实施例描述的各种说明性逻辑块、模块、电路以及算法步骤可以实现为电子硬件、计算机软件或两者的组合。在功能和/或逻辑块部件（或模块）以及各种处理步骤方面在上面描述了一些实施例和实现。然而，应该理解此类块部件（或模块）可以通过被配置为执行指定功能的任何数量的硬件、软件和/或固件部件实现。为了清楚地说明硬件和软件的该可互换性，在下面一般地在它们的功能方面描述各种说明性部件、块、模块、电路和步骤。此类功能性实现为硬件还是软件取决于施加于整体系统上的特定应用和设计约束。技术人员可以针对每个特定应用以不同的方式实现描述的功能性，但是不应将此类实现决定解释为引起从本发明范围的脱离。例如，系统或部件的实施例可以采用各种集成的电路部件，例如，存储器元件、数字信号处理元件、逻辑元件、查找表等，它们可以在一个或多个微处理器或其他控制设备的控制下执行多种功能。此外，本领域技术人员将理解在此描述的实施例仅是示例性实现。

结合在此公开的实施例描述的各种说明性逻辑块、模块和电路可以利用以下内容实现或执行：通用处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件或设计用于执行在此描述的功能的它们的任何组合。通用处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如，DSP和微处理器、多个微处理器、结合DSP核的一个或多个微处理器或任何其他此类配置的组合。