[发明专利]薄膜晶体管的制造方法无效

申请号：	201310018397.2	申请日：	2013-01-17
公开（公告）号：	CN103094123A	公开（公告）日：	2013-05-08
发明（设计）人：	姜清华;李小和	申请（专利权）人：	京东方科技集团股份有限公司;合肥京东方光电科技有限公司
主分类号：	H01L21/336	分类号：	H01L21/336;H01L21/285
代理公司：	北京路浩知识产权代理有限公司 11002	代理人：	韩国胜
地址：	100015 ***	国省代码：	北京;11
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摘要：
搜索关键词：	薄膜晶体管制造方法
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【说明书】：

技术领域

本发明涉及显示技术领域，特别是涉及一种薄膜晶体管的制造方法。

背景技术

薄膜晶体管液晶显示器（Thin Film Transistor-Liquid Crystal Display，简称TFT-LCD）具有体积小、功耗低、无辐射、制造成本相对较低等特点，在当前的平板显示器市场占据了主导地位。薄膜晶体管（Thin Film Transistor，简称TFT）阵列基板是TFT-LCD的重要部件之一。

在TFT阵列基板上形成有由横纵交叉的栅线和数据线所限定的像素矩阵，每个像素包括一个TFT，通过TFT的开、关来控制显示器的显示。其中，每个TFT还包括依次形成在栅线和数据线之间的栅绝缘层和有源层，有源层包括半导体层和掺杂半导体层，栅绝缘层的厚度一般在左右，半导体层和掺杂半导体层的总厚度一般在左右。在生产工艺过程中，栅绝缘层薄膜、半导体层薄膜和掺杂半导体层薄膜通常是通过沉积或溅射工艺形成的，这两种工艺均具有快速生成模式和慢速生成模式两种模式，其中，快速生成模式的生成速度快，膜质疏松，但层与层之间的界面电阻大，而慢速生成模式的生成速度慢，膜质致密，但层与层之间的界面电阻小。

对于TFT阵列基板的制造，形成栅绝缘层、半导体层和掺杂半导体层的时间（对于八代线TFT阵列基板，形成这三层的时间为170s左右，其中，TFT行业以衬底基板的大小作为几代线的划分标准）一般都比较长，比其他工艺的时间（如：对于八代线TFT阵列基板，形成栅电极和源漏极的时间为68s左右）要长很多。如果这三层薄膜均采取慢速生成模式形成，则会使得整个TFT阵列基板的制造时间远远超出工厂的要求，还容易造成灰尘等缺陷，引起产品不良。如果为了缩短制造时间而减少这三层的整体厚度，则会由于栅绝缘层薄膜的厚度偏薄造成源漏极与栅电极的短路，导致TFT不具有开关功能。如果这三层薄膜均采取快速生成模式形成，则会使栅绝缘层和半导体层接触界面的电阻较大，该界面作为TFT的电荷传导层，导电能力的下降会严重影响TFT的开关功能。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是提供一种薄膜晶体管的制造方法，以缩短形成栅绝缘层、半导体层和掺杂半导体层的时间，提高制造设备的利用率和生产产能，并保证薄膜晶体管的质量。

（二）技术方案

为了解决上述技术问题，本发明提供一种薄膜晶体管的制造方法，包括在栅电极图案和源漏极图案之间形成栅绝缘层和有源层图案的步骤，其中，形成栅绝缘层的步骤包括：

通过快速生成模式形成第一栅绝缘层薄膜，和通过慢速生成模式形成第二栅绝缘层薄膜，其中，第一栅绝缘层薄膜位于栅电极图案和第二栅绝缘层薄膜之间；

形成有源层图案的步骤包括：

通过慢速生成模式形成第一半导体层薄膜，和通过快速生成模式形成第二半导体层薄膜，其中，第二半导体层薄膜位于源漏极图案和第一半导体层薄膜之间；

在第二半导体层薄膜和源漏极图案之间形成掺杂半导体层薄膜；

通过构图工艺形成有源层图案。

如上所述的薄膜晶体管的制造方法，优选的是，每生成厚度的所述第一栅绝缘层薄膜的时间小于10秒，或

每生成厚度的所述第二半导体层薄膜的时间小于30秒时为快速生成模式。