[发明专利]低电压、低功率带隙电路

说明书

技术领域

本发明涉及带隙电压生成电路，并且更特别地涉及用于生成低带隙电压的低功率电路。

背景技术

带隙电压生成电路在本领域中是众所周知的。参见例如USP 6,943,617。参考图1，示出了现有技术的带隙电压生成电路10。电路10包括标记为I1和I2的两个并联电流路径。路径I2中的电流I2 = (Vbe1 - Vbe2)/R0 = dVbe/R0（其中，Vbe1是电流路径I1中的双极晶体管12的基极发射极两端的电压并且Vbe2是电流路径I2的双极晶体管14的基极发射极两端的电压）。dVbe = VT * In (N)，其中，VT是热电压k*T/q，k＝玻耳兹曼常数，q＝电子电荷；因此与绝对温度成比例（PTAT）。Vbe与绝对温度互补（或者是负的）（CTAT）。输出带隙电压Vbg = (R1/R0) dVbe + Vbe3（其中，Vbe3是电流路径I3中的双极晶体管16的基极发射极两端的电压）。双极晶体管12和双极晶体管16的发射极的尺寸是基本上相同的，而双极晶体管14的发射极的尺寸约为双极晶体管12的发射极的尺寸的N倍。一般地，电路10的缺点是最小带隙电压是高的（约>2伏）。

参考图2，示出了现有技术的另一带隙电压生成电路20。除了具有如所示的另外的电荷泵之外，电路20类似于图1中所示的电路10。然而，结果与图1中所示的电路10的类似之处在于最小带隙电压约>2伏。

参考图3，示出了现有技术的又一带隙电压生成电路30。电路30包括具有两个输入和一个输出的运算放大器32。运算放大器32从电流镜（34a & 34b）接收输入。运算放大器32的输出被用来控制与电阻器38串联连接的PMOS晶体管36（示出了两个，其电路方面等效于一个PMOS晶体管36），并且带隙电压的输出取自PMOS晶体管36与电阻器38的连接。虽然带隙电压的输出可以低到1.0伏，但电路30要求多个精确的电路，导致可能的失配。

参考图4，示出了现有技术的又一带隙电压生成电路40。电路40包括具有两个输入和一个输出的运算放大器42。输入中的一个取自电阻器除法电路（包括电阻器R1和R2），而另一个来自并联电路。输出被用来控制通过两个电路的电流路径。带隙电压的输出约为1.25伏。

随着越来越多的电子设备变成便携的且使用电池作为电源，这要求带隙电路具有低的功率消耗以及能够生成低电压。因此存在对低电压、低功率带隙电路的需要。

发明内容

用于生成带隙电压的带隙电压生成电路包括具有两个输入和输出的运算放大器。电流镜电路具有至少两个并联电流路径。电流路径中的每个被由运算放大器的输出控制。电流路径中的一个被耦合至到运算放大器的两个输入中的一个。电阻器除法电路被连接到另一电流路径。电阻器除法电路提供所述带隙电压。

附图说明

图1是现有技术的带隙电路的电路图。

图2是现有技术的另一带隙电路的电路图。

图3是现有技术的又一带隙电路的电路图。

图4是现有技术的又一带隙电路的电路图。

图5是本发明的带隙电路的第一实施例的电路图。

图6是本发明的带隙电路的第二实施例的电路图。

图7是本发明的带隙电路的第三实施例的电路图。

图8是本发明的带隙电路的第四实施例的电路图。

图9是本发明的带隙电路的第五实施例的电路图。

图10是本发明的带隙电路的第六实施例的电路图。

图11是本发明的带隙电路的第七实施例的电路图。

图12是本发明的带隙电路的第八实施例的电路图。

图13是本发明的带隙电路的第九实施例的电路图。

图14是本发明的带隙电路的第十实施例的电路图。

具体实施方式