[发明专利]多形异构性多核架构

说明书

优先权要求

本申请要求于2011年12月1日提交的美国专利申请第61/565,559号的优先权。

技术领域

本发明大体涉及具有多核的半导体处理器，更具体地涉及用于动态多形异构性多核处理器操作的方法和架构。

背景技术

技术节点的现代发展推动在半导体装置中的临界尺寸越来越小。但是，仅仅降低临界尺寸和晶体管大小不再提供电力、性能以及硅面积方面对应的改进。通过缩小晶体管大小和计算机处理器多核架构能够在硅中执行更多的操作。具体地，多核架构提供用于处理速度提升的并行处理能力。但是，在例如移动装置中的、由于前述缺少在电力使用和电力限制方面对应的改进而引起的电力约束阻止同时给所有电路供电。尤其是在具有多核架构的计算机处理器中。

具有多个简单核的同质性核架构对于具有高线程级并行性的应用是理想的，但是由于在处置复杂应用中的大序列部分而受损于缺乏指令级并行性支持。多核架构能够被设计用于特定应用(例如图像处理器)的高性能处置，但是其不足以适合处置其他操作。

但是，需要计算机处理器做得更多，即使是在电力有限的移动装置中。例如，如今希望智能手机支持非常动态并多样的软件应用范围。这推动在高性能嵌入式架构和通用计算架构之间的差异快速地消失，特别是在消费电子领域中。传统的同质性多核架构具有相同的简单核的集合，其不适合当今的工作负荷。另一方面，具有异构性多核解决方案的嵌入式系统被定制为在性能、电力以及硅面积方面提供显著的优点，但是缺乏以当今的工作负荷(例如，广泛的多种通用应用)例如执行多种应用的适应性，工作负荷对于这些通用应用在先前是未知的。

一些之前建议的架构已经试图使多核适应提高序列应用的速度。建议了一种包括具有不同大小和性能的核的非对称芯片微处理器。该架构的优点是通过动态地将程序从一个核移动至另一个核以到达最优化点所实现的低电力消耗和高性能。但是，该架构缺乏灵活性并引入了对于软件应用的高度不可预测性。另一个传统的架构合并同质性核以改进单一线程性能，但仍然需要导致更高的性能开销的复杂的分布式硬件。另一种方法通过修改内部的管线阶段合并一对标量核以创建2路乱序核。但是，连接有序处理器以形成复杂乱序核引入限制可实现的性能的根本障碍，并由于核不具有最小乱序能量而不提高性能。

在又一种多核架构建议中，能够使多个均质性核适于单一线程和多线程应用，但仍然依赖非常复杂的编译器，该编译器通过将代码划分为小的线程，将指令调度至核以及引导核之间的传送来根据串行代码利用并行性。在一种建议的非对称芯片微处理器替换物中，用于多线程应用的临界部分的串行化效果受损于不同时完成其工作的线程，这导致这样的同步机制，即该机制需要大量的快线程等待慢线程以完成。又一种建议通过利用表现为功能单元的核以乱序方式动态地执行拆分的(forked)任务。不利地，在任务之间的依赖性信息由程序员明确地定义在特别的程序模型中并且复杂的硬件被要求处置解码、建立任务图并将任务调度至核。

因此，需要可重构架构中的多个简单核，该架构能够使其本身适应支持具有明确的线程级并行性的多线程代码和具有指令级并行性序列代码。另外，结合本公开的附图和背景，根据下文的详细描述和所附权利要求，其他期望的特征和特性将会变得明显。

发明内容

根据详细的描述，提出了一种用于在处理器中的动态异构性多形处理的方法，处理器包括多个处理核。多个处理核中的每一个被分配至多个核集群中的一个，多个核集群中的每一个能够动态地形成包括两个或更多处理器的处理核的联合。该方法包括接收包括多个串行线程的处理任务，并将多个串行线程中的每一个分为多个基本块，多个基本块中的每一个包括单一入口点和单一出口点。该方法还包括创建用于多个基本块的控制流，确定多个串行线程中的每一个是否需要多于一个处理核，并向多个核集群中的多个发送现在进入联合模式指令，用于处置需要多于一个处理核的多个串行线程中的多个。另外，该方法包括将多个标记指令中的一个增加至需要多于一个处理核的多个串行线程中的多个的、多个基本块中的每一个，多个标记指令中的每一个包括用于处理多个基本块的信息。最后，该方法包括当需要多于一个处理核的多个串行线程中的多个中的每一个完成时，向多个核集群的对应的多个发送现在退出联合模式指令。