[发明专利]用于存储熵编码指令序列及将其翻译成可执行形式的方法和设备

说明书

相关申请案的交叉参考

2011年5月3日申请的标题为“用于存储和翻译内嵌在存储器层级内的熵编码软件的方法和设备(Methods and Apparatus for Storage and Translation of Entropy Encoded Software Embedded within a Memory Hierarchy)”的第13／099,463号美国专利申请案具有与本申请案相同的受让人，为相关申请案，且在此全文以引用的方式并入本文中。

技术领域

本发明大体涉及具有用于改进内嵌应用中的代码密度的压缩指令集的处理器，且更特定来说涉及用于产生指令序列的经压缩表示、存储所述经压缩指令序列且将所述经压缩指令序列翻译为可执行机器译码程序指令的技术。

背景技术

例如蜂窝式电话、膝上型计算机、个人数字助理(PDA)等许多便携式产品需要使用执行程序支持通信和多媒体应用的处理器。此类产品的处理系统包含一个或一个以上处理器，每一者具有针对指令、输入运算数和执行结果的存储装置。举例来说，针对处理器的指令、输入运算数和执行结果可存储在由通用寄存器堆、多层指令高速缓冲存储器、数据高速缓冲存储器和系统存储器组成的层级式存储器子系统中。

为了提供高代码密度，可使用原生指令集架构(ISA)，其具有两个指令格式，例如作为32位指令格式的子集的16位指令格式。在许多情况下，所取得的16位指令由处理器在允许执行硬件经设计为仅支持32位指令格式的解码过程之前或之中变换为32位指令。作为32位指令的子集的16位指令的使用是限制可编码为16位格式的信息的量的约束。举例来说，16位指令格式可限制可指定的可寻址源运算数寄存器和目的地寄存器的数目。16位指令格式例如可使用3位或4位寄存器堆地址字段，而32位指令可使用5位字段。如果两个格式在程序中部分归因于指令寻址约束(例如，形成分支到16位和32位指令)而混合，那么处理器管线复杂性也可能增加。并且，代码压缩的要求依据不同程序而变化，从而使针对一个程序选择的固定16位指令格式不太有利于由不同程序使用。在此方面，现有处理器的传统代码可能不能有效地利用两个指令格式来显著改进代码密度且满足实时要求。这些和其它约束限制了具有作为标准大小指令中使用的字段的子集的字段的缩减大小指令的效力。

发明内容

在本发明的若干方面中，本发明的实施例解决了改进代码密度的需要，方法是通过压缩程序指令的序列、存储经压缩序列并将所述经压缩序列翻译为可执行指令序列。本文提出的技术允许针对内嵌软件极其有效地利用存储装置和发射管道。

为实现此些目的，本发明的一实施例应用一种压缩程序指令的序列的方法。识别满足参数的两个或两个以上指令的序列。两个或两个以上指令的经识别序列由选定类型的布局指令替代。所述选定类型的布局指令经压缩为压缩值的X索引和Y索引对。

本发明的另一实施例提出一种将表示指令序列的压缩值解压缩的方法。X索引和Y索引作为压缩值一起存取。所述压缩值解压缩为选定类型的布局指令。将所述选定类型的布局指令解码以用两个或两个以上指令的序列替代所述选定类型的布局指令。

本发明的另一实施例提出一种用于将表示指令序列的压缩值解压缩的设备。存储子系统经配置用于存储经压缩指令，其中经压缩指令包括X索引和Y索引。解压缩器经配置用于将从存储子系统存取的X索引和Y索引翻译为选定类型的布局指令。解码器经配置用于用两个或两个以上指令的序列替代所述选定类型的布局指令。

从以下具体实施方式和附图将了解对本发明实施例的更完整理解以及本发明的更多特征和优点。

附图说明

图1是其中可有利地采用本发明的实施例的示范性无线通信系统的框图；

图2是根据本发明的实施例经设计用于高效且低成本运行时解压缩的代码压缩系统；

图3说明根据本发明的实施例将基于混合掩码的指令分裂为具有字节重叠填补位的X样式和Y样式的指令分割过程的示范性元件；

图4是根据本发明的实施例的解压缩器和执行系统，其中以压缩形式存储在层2高速缓冲存储器和层1高速缓冲存储器中的程序经解压缩以供执行；

图5说明根据本发明的实施例包括第一未压缩极长指令字(VLIW)包和第一经压缩VLIW包的示范性VLIW包格式；