[发明专利]用于存储器核的智能桥接器

说明书

相关在先申请的引用

本申请要求于2011年9月28日提交的美国专利申请第13/247,532号、于2011年9月28日提交的美国专利申请第13/247,592号以及于2011年9月28日提交的美国专利申请第13/247,635号的优先权，以上美国专利申请的每个要求于2011年6月30日提交的美国临时专利申请第61/503,531号以及于2011年7月26日提交的印度申请第2124/MUM/2011号的优先权。这些申请的每个的内容通过引用全部合并于此。

技术领域

本公开一般涉及数据存储和取回。

背景技术

随着技术的进步，在存储器器件中存储数据的能力持续地改进。例如，闪存使能数据在可以包括一个或多个核心（core）的半导体器件处的非易失性存储。作为说明性示例，包括一个或多个NAND闪存核心的存储器裸片（die）传统上包括外围电路，比如用于每个存储器核心的一个或多个电荷泵、状态机和行解码器。该外围电路使得存储器裸片响应于来自存储器控制器的控制信号来存储并取回数据。然而，该外围电路占用了否则可用于快闪数据存储元件的存储器裸片上的空间。

发明内容

智能桥接器（bridge）器件包括用于诸如NAND闪存核心之类的存储器核心的外围电路，该存储器核心位于与智能桥接器件分离的裸片上。该智能桥接器件可以使用CMOS技术而非存储器核心技术（例如，NAND闪存技术）实现外围电路。该智能桥接器件可以包括串行器/解串行器通信接口以使能与存储器控制器的串行通信。传统上实现在与存储器核心的相同的裸片上的诸如数据锁存器和状态机的电路也可以代替地实现在智能桥接器件上，使得在存储器核心上实现增加的存储容量。传统上实现在存储器控制器上的诸如ECC引擎的电路也可以实现在智能桥接器件上，使得在包括多个存储器核心和多个智能桥接器件的实现方式中实现增加的ECC能力。

智能桥接器件可以包括用于位于与智能桥接器件分离的裸片上的多个存储器核心的外围电路。智能桥接器件可以响应于存储器控制器并且可以在存储器核心处进行同时的存储器操作。

附图说明

图1是包括数据存储器件的系统的具体说明性实施例的框图，该数据存储器件具有包括存储器核心的第一半导体器件以及包括用于该存储器核心的外围电路的智能桥接器件；

图2是图示图1的数据存储器件的具体实施例的框图；

图3是图示可以被包括在图1的数据存储器件中的裸片的布置的具体实施例的顶视图和侧前视图的总体示图；

图4是图示包括图3的裸片的布置的封装的具体实施例的总体示图；

图5是图示可以包括在图1的数据存储器件中的裸片的布置的另一具体实施例的顶视图和侧前视图的概图；

图6是包括与存储器核心裸片耦接并且与控制器裸片耦接的外围裸片的系统的框图；

图7是每个包括智能桥接器件的封装的两个实施例的框图，该智能桥接器件包括用于一个或多个存储器核心的多个主机接口以及外围电路；

图8是图示使用NAND闪存核心技术、使用三维（3D）存储器核心技术以及智能桥接CMOS技术制造的器件的实施例的概图；

图9是可以在智能桥接器件处进行的方法的第一实施例的流程图；

图10是可以在智能桥接器件处进行的方法的第二实施例的流程图；

图11是可以在智能桥接器件处进行的方法的第三实施例的流程图；

图12是可以在智能桥接器件处进行的方法的第四实施例的流程图；

图13是可以在智能桥接器件处进行的方法的第五实施例的流程图。

具体实施方式

参考图1，示出了装置100的具体实施例。该装置100包括数据存储器件102。数据存储器件102包括第一半导体器件104和第二半导体器件108。该第一半导体器件104包括存储器核心120（例如，NAND闪存核心），其包括存储元件，比如存储元件的代表性组122。存储元件组122的示例是多级单元（MLC）字线。数据存储器件102进一步包括控制器106，并且该数据存储器件102选择性地连接到代表性主机130。