[实用新型]ESD保护网络电路

说明书

技术领域

本发明涉及ESD（静电放电）保护领域，特别是涉及一种集成电路中ESD保护网络电路。

背景技术

近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对ESD的需求。当线宽为1μm时，ESD事件对电路的影响很小，当进入0.18μm、0.13μm时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题。在实际的生产和应用中，也存在大量因ESD原因失效的样品。因此增强芯片的ESD性能是需要的。

通用的ESD分为HBM（Human body model人体模式）模式，MM（machine model机器模式）模式和CDM（Charged device model带电模式）模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护电路是远远不够的，还需要在电源和地之间加ESD保护电路（电源钳位ESD电路），从而能够更加快速的泄放电流，以保证整个芯片的ESD性能。

参见图1所示，现有的ESD保护电路中，每个输入/输出焊盘（I/O pad）处有上拉和下拉二极管保护电路，如图1中分别由PMOS晶体管M1和NMOS晶体管M2，PMOS晶体管M3和NMOS晶体管M4，PMOS晶体管M5和NMOS晶体管M6组成的上拉和下拉二极管保护电路；在电源电压VDD和地GND之间会有一个或者多个电源钳位结构的ESD保护电路（电源钳位ESD电路），如图1中由PMOS晶体管M5、NMOS晶体管M6、电阻R1、电容C1、反相器INV1和泄流管M7（NMOS晶体管）组成的电源钳位ESD电路。当发生ESD事件时（即检测到ESD脉冲），一小部分ESD电流从上拉或者下拉二极管流出，另外大部分电流通过电源钳位ESD电路泄放，从而起到ESD保护作用。

芯片的ESD性能与电源钳位ESD电路关系很大，电源钳位ESD电路个数越多，ESD性能就会越好；电源钳位ESD电路中泄放管的尺寸越大，ESD性能也越好；由于发生ESD事件时，电流都是安培量级的，电源钳位ESD电路中泄放管的尺寸都较大，电源钳位ESD电路中的电阻和电容也都具有很大的尺寸；电源钳位ESD电路数量增加，必然会导致芯片面积增加。

实用新型内容

本实用新型要解决的技术问题是提供一种ESD保护网络电路，能够在基本不增加芯片面积的基础上有效提高芯片的ESD性能。

为解决上述技术问题，本实用新型的ESD保护网络电路，包括：多个电源钳位ESD电路，在每个I/O pad处设置一个电源钳位ESD电路。

本实用新型的ESD保护网络电路从整体布局，能够更快的泄放ESD电流，形成一个较好的ESD防护网络，在不额外牺牲芯片面积的情况下，能最大限度的提高芯片ESD性能。

附图说明

下面结合附图与具体实施方式对本实用新型作进一步详细的说明：

图1是现有的ESD保护电路原理图；

图2是所述ESD保护网络电路原理图。

具体实施方式

参见图2所示，所述ESD保护网络电路，包括三个电源钳位ESD电路和一检测电路。电源钳位ESD电路的个数取决于芯片的实际焊盘（pad）数量，在本实施例中，以3个电源钳位ESD电路为例进行说明。

每个电源钳位ESD电路的结构都是一样的。在每个I/O pad处设置一个电源钳位ESD电路。

第一电源钳位ESD电路包括PMOS管M8，NMOS管M9，第二反相器INV2，电容C2，NMOS管M10。PMOS管M8的栅极和源极与电源电压VDD相连接，形成上拉二极管，其漏极与NMOS管M9的漏极相连接；NMOS管M9的栅极和源极与地GND相连接，形成下拉二极管。

第二反相器INV2是驱动电路，其输入端与电容C2的一端相连接，其输出端与NMOS管M10的栅极相连接；NMOS管M10的漏极与电源电压VDD相连接；NMOS管M10的源极和电容C2的另一端接地GND。

第二电源钳位ESD电路包括PMOS管M11，NMOS管M12，第三反相器INV3，电容C3，NMOS管M13。

第三电源钳位ESD电路包括PMOS管M14，NMOS管M15，第四反相器INV4，电容C4，NMOS管M16。

第二电源钳位ESD电路和第三电源钳位ESD电路的结构与第一电源钳位ESD电路结构相同，在此不再赘述。