[实用新型]一种基于D触发器和计数器逻辑组合的时钟产生控制电路

说明书

技术领域

本实用新型涉及一种时钟产生控制电路，特别是一种基于D触发器和计数器逻辑组合的时钟产生控制电路。

背景技术

目前应用于遥感相机分系统的内部数据传输同步时钟电路，随着用户对遥感相机成像质量及各项指标要求的提高，传输速率已不能满足分系统内部数据传输的通讯需求。目前常用的时钟电路产生方法有：

由软件控制，经处理器I/O口直接输出时钟；该方式信号传输速率受处理器本身工作频率的限制，一方面速率调整范围窄，另一方面会占用大量的资源，增加时间开销，降低软件效率；

采用数字逻辑电路和分频单元实现的任意正有理数的分频与倍频处理，实现相应频率的同步时钟输出；该方法无锁相环路模块，对于时钟的输出个数无法调整；

通过外部时钟输入产生并输出相对于外部时钟具有不同延迟时间的多个时钟，并通过控制相位选择器来选择多个输出时钟中之一，作为延授时钟以合成精确同步于数据信号的输出时钟。该方法的优点在于输出时钟频率可调节，但对于输出的时钟个数无法调整；

采用LVDS接口电路接收时钟信号，再由可编程延时电路调整时钟的频率和占空比。该方法时钟频率和占空比调整灵活，但在航天遥感领域应用中，软件工作会受到空间粒子的影响，其可靠性大大低于纯硬件电路。

实用新型内容

本实用新型的技术解决问题是：克服现有技术的不足，提供了一种抗干扰能力强，适用范围广、可靠性高的基于D触发器和计数器逻辑组合的时钟产生控制电路。

本实用新型的技术解决方案是：一种基于D触发器和计数器逻辑组合的时钟产生控制电路，包括时钟基准电路、锁相电路、时钟启动停止电路以及脉冲计数电路；时钟基准电路输出一定频率的时钟信号至锁相电路；锁相电路对从时钟基准电路输出的时钟信号进行同步锁相，同步锁相后的输出信号分为两路，一路作为时钟产生控制电路的输出信号，另一路输入至脉冲计数电路；脉冲计数电路接收同步锁相后的时钟信号，对时钟个数进行计数并在计数达到预设值时输出信号至时钟启动停止电路；时钟启动停止电路同时接收脉冲计数电路输出的信号以及外部启动信号，输出同步锁相启动信号或者同步锁相停止信号至锁相电路。

所述的一种基于D触发器和计数器逻辑组合的时钟产生控制电路还包括对脉冲计数电路以及时钟启动停止电路进行清零操作的上电清零电路。

所述上电清零电路包括电阻R、电容C和施密特触发器U2A；电阻R的一端接地，另外一端接至电容C，电容C的另一端接电源，电阻R和电容C的公共端接至施密特触发器U2A的一端，施密特触发器U2A的另一端作为上电清零电路的输出端同时接至脉冲计数电路以及时钟启动停止电路。

所述的时钟基准电路为有源晶体振荡器Y1。

所述锁相电路包括D触发器U3B以及或逻辑门U1B；从时钟基准电路输入的时钟信号分别接至D触发器U3B的工作时钟CLK端以及或逻辑门U1B的一个输入端，或逻辑门U1B的另一个输入端接至D触发器U3B的数据输出端Q；或逻辑门U1B的输出端作为锁相电路的信号输出端。

所述脉冲计数电路为计数器U4，计数器U4的工作时钟CLK端接锁相电路的信号输出端，计数器U4的输出信号端Q_z作为脉冲计数电路的输出端。

所述时钟启动停止电路包括D触发器U3A，所述的D触发器U3A的工作时钟CLK端接计数器U4的输出信号端Q_z，D触发器U3A的数据输出端Q接至所述D触发器U3B的直接置位端S，D触发器U3A的直接复位端R接至外部启动信号。

本实用新型与现有技术相比的优点在于：

(1)本实用新型使用分立元器件实现时钟产生功能，抗干扰能力强，适用于各种卫星平台，可靠性高；

(2)本实用新型具有很大的灵活性和广泛的适用性：

(21)可通过更改脉冲计数模块中的计数器数据端的配置，从而改变输出时钟个数；

(22)可通过更改时钟基准电路中的有源晶体振荡器的频率，从而改变输出时钟频率；

(23)本实用新型使用的器件均为CMOS器件，在CMOS器件的工作电压范围内，可通过调整电路供电电压，从而改变输出时钟幅值，实现输出时钟幅值可调节。

附图说明

图1为本实用新型时钟产生控制电路原理框图；

图2为本实用新型时钟产生控制电路的输入输出时序关系图。

具体实施方式

本实用新型专利时钟产生控制电路的输入输出时序关系如图2所示，连接关系如图1所示，具体工作方式如下：