[实用新型]基于FPGA的并行循环冗余校验运算电路

说明书

技术领域

本实用新型涉及数据校验技术，特别是涉及一种基于FPGA的并行循环冗余校验运算电路的技术。

背景技术

工业仪控系统中的数据在通信线路上串行传送时，由于线路噪音等因素的影响，可能导致多位传输数据发生错误。在这种情况下，奇偶校验和汉明校验的作用就不大了，此时需要采用循环冗余检查（即CRC）运算对所传输的数据进行校验。CRC运算简单但具有很强的检错能力，能够检查3位以上的错误，而且易于用编码器及检测电路实现。从性能上和开销上考虑，均远远优于奇偶校验及汉明校验等方式。

现有的CRC运算电路构架分为两类，一类是串行CRC运算电路，另一类是并行CRC运算电路。由于串行CRC运算电路的数据处理能力较低，不能满足高速数据传输场合下的数据校验要求，因此在需要高速数据传输的场合，都采用并行CRC运算电路来实现CRC运算。

现有的并行CRC运算电路的缺陷在于：只能针对特定的生成多项式和数据位宽进行数据校验，在改变生成多项式时，都需要重新计算CRC运算所需的系统矩阵F^w，给CRC运算实时运行带来极大的困难，存在灵活性低的缺陷，不能满足构建CRC运算的IP核等场合的要求。

实用新型内容

针对上述现有技术中存在的缺陷，本实用新型所要解决的技术问题是提供一种改变生成多项式时，不需要重新计算CRC运算所需的系统矩阵，灵活性高的基于FPGA的并行循环冗余校验运算电路。

为了解决上述技术问题，本实用新型所提供的一种基于FPGA的并行循环冗余校验运算电路，其特征在于，该电路包括以下四个模块：

1）多项式矩阵计算模块

多项式矩阵计算模块是用于计算多项式m次幂矩阵的模块，m是一大于1的整数，多项式m次幂矩阵是由m²个阵元组成的m行m列的矩阵，多项式矩阵计算模块中设有与多项式m次幂矩阵中各阵元一一对应的m²个多项式计算单元，设多项式m次幂矩阵的起始行号为0行，起始列号为0列，该矩阵第i行第j列的阵元为f_ij，则多项式矩阵计算模块的结构为：

满足条件0≤i≤m-1且j=0的f_ij为多项式向量赋值阵元，该f_ij对应的多项式计算单元为多项式矩阵计算模块的第i行多项式向量输入端，记为q_i，该多项式计算单元的输出端即为q_i；

满足条件i=0且1≤j≤m-1的f_ij对应的多项式计算单元由一个二输入与门构成，该二输入与门的输出端即为本单元的输出端，该二输入与门的两个输入端分别接到q_i及对应f_m-1,j-1的多项式计算单元的输出端；

满足条件1≤i≤m-1且1≤j≤m-1的f_ij对应的多项式计算单元由一个二输入异或门和一个二输入与门构成，其中的二输入与门的两个输入端分别接到q_i和对应f_m-1,j-1的多项式计算单元的输出端，其中的二输入异或门的一个输入端接到对应f_i-1,j-1的多项式计算单元的输出端，另一个输入端接到本单元的二输入与门的输出端，该二输入异或门的输出端构成本单元的输出端；

2）单位矩阵输出模块

单位矩阵输出模块是用于输出m行m列单位矩阵向量的模块，单位矩阵输出模块中设有与单位矩阵中的m²个阵元一一对应的m²个单位矩阵向量输出单元，每个单位矩阵向量输出单元均设有一向量输出端；

3）系统矩阵计算模块

系统矩阵计算模块是用于输出系统矩阵的模块，系统矩阵计算模块包括一个选择器件序列，一个多项式输入器件序列，一个输出器件序列，一个单位矩阵输入器件序列；

所述选择器件序列由m个二输入选择器件组成，所述多项式输入器件序列由m个多项式矩阵输入端口器件组成，所述输出器件序列由m个输出端口器件组成，所述单位矩阵输入器件序列由n个单位矩阵输入端口器件组成，且有1<n<m；

所述多项式矩阵输入端口器件、输出端口器件、单位矩阵输入端口器件各有一个输出端口、一个输入端口，且每个端口均有m个端脚；

所述二输入选择器件有一个选择信号输入端脚，及一个输出端口、两个输入端口，且二输入选择器件的每个端口均有m个端脚，二输入选择器件的两个输入端口分别为第一输入端口、第二输入端口；